PMOS-Inverter: Verlustleistung

[Norbert Stuhrmann]

Hallo,

ich habe hier in einem Buch eine Schaltung eines PMOS-Inverters (ich
hoffe, soweit erkennbar):

-12 V = U_B --------o-----------
|
+---------o
| |
| |
| | [--+
| T1 |
| | [->-----o GND
| |
|____| [--+
G |
o------------o Q
|
| [--+
T2 |
I o | [->--o--o GND
| | |
|_______| [----+
G

Ferner:

Widerstand:

leitend sperrend
T1 100k 1M
T2 1-2k 10M

H=-1V, L=-11V

Das Buch sagt nun, dass Q auf -1V liegen wuerde, wenn T2 leitend
waere (also wenn I=-11V). Warum -1V und nicht (fast) 0V? Denn da T1
ja auch leitend ist, ergaebe sich doch ein Spannungsteiler mit
R2/R1=1/100, also Q=U_B/100=-0.1V.
Ausserdem wird geschrieben, die Verlustleistung waere bei H-Pegel am
Ausgang 6mW. Wie kommt dieser Wert zustande? Der Reihenwiderstand
der beiden Transistoren betraegt doch immer mind. 1M, also
P=U^2/R=0.1 mW?

Wie wird eigentlich der hohe Widerstandswert des Pull-Up-pFET T1
erreicht? Dickere Oxid-Schicht?

Vielen Dank,

Norbert Stuhrmann

 

[Rafael Deliano]

Dickere Oxid-Schicht?
Unwahrscheinlich.

Der "Inverter" ist ein Transistor mit Arbeitswiderstand.
Der Arbeitswiderstand ist ein Transistor.
Bei selbstleitendem Fet ( "depletion mode" ) könnte es ein
Fet in Stromquellenschaltung sein.
Bei selbstsperrendem Fet und Ug auf maximaler Spannung muß
der Prozeß wohl so ausgelegt sein, daß Rds-on immer sehr
hochohmig ist, also auch bei dem Schalttransistor. Wodurch
die Schaltung entsprechend langsam wird.
Gängig war glaube ich deshalb das Gate des "Widerstands"
auf eine feste, etwas niederigere Spannung zu legen, damit
er hochohmiger wurde.

Klassische Einführung in NMOS-LSIs wäre:
Mead, Conway " Introduction to VLSI Systems"
Addison Wesley 1980
Der hat aber nur depletion mode pullups.
( NMOS ist obsolet, PMOS sind obsoleter,
deutsches Bildungsystem ist ... nunja )

MfG JRD

 

[MaWin]

"Norbert Stuhrmann" <stuhrmann@spamfence.net> schrieb im Newsbeitrag
news:dvbae1$nmc$1@f1node01.rhrz.uni-bonn.de...

ich habe hier in einem Buch eine Schaltung eines PMOS-Inverters

Da hast du aber ein ganz altes Buch ausgegraben.

Das Buch sagt nun, dass Q auf -1V liegen wuerde, wenn T2 leitend
waere (also wenn I=-11V). Warum -1V und nicht (fast) 0V?

Weil die Widerstandswert des eingwchalteten Transistors nicht 0 ist
sonder signifikant, dein Buch sagt 1-2kOhm.

Denn da T1 ja auch leitend ist, ergaebe sich doch ein Spannungsteiler
mit R2/R1=1/100, also Q=U_B/100=-0.1V.

Richtig.

Dein Buch kalkuliert ein, das auch noch Strom ueber den Ausgang
fliesst. So sind auch Angaben bei aktuellen CIs zu verstehen:
z.B. Vol(Iol=10mA) <= 0.8V
sagt das die Spannung am Ausgang MAXIMAL 0.8V betraegt, wenn der auf LO
geschaletet Ausgang nch 10mA von aussen annehmen muss.

Ausserdem wird geschrieben, die Verlustleistung waere bei H-Pegel am
Ausgang 6mW. Wie kommt dieser Wert zustande? Der Reihenwiderstand
der beiden Transistoren betraegt doch immer mind. 1M

Sagten wir nicht gade bei Lo 1-2k plus 100k, also 102k ?

, also P=U^2/R=0.1 mW?

Trotzdem keine 6mW. Hier mag man extra Strom durch T2 mit einberechnen,

ich denke aber eher das die die mittlere Leistungsaufnahme eines
Gatters nennen wollten.

Dein Buch ist nicht so sonderrlich genau, wie schon die Vereinfachung
der Transistoren auf Widerstande zeigt statt gegeneinander gehaltener
Kennlinen. Das mag frueher ausreichend gewesen sein, Schueler stellten
keine Fragen und rechneten nicht nach, hat mich aber auch schon immer
geaergert.

Nimms also nicht so ernst, und freu dich, das du's verstanden hast
und nun besser weisst.

Wie wird eigentlich der hohe Widerstandswert des Pull-Up-pFET T1
erreicht? Dickere Oxid-Schicht?

Dotierung.

--
Manfred Winterhoff, reply-to invalid, use mawin at gmx dot net
homepage: http://www.geocities.com/mwinterhoff/
de.sci.electronics FAQ: http://dse-faq.elektronik-kompendium.de/
Read 'Art of Electronics' Horowitz/Hill before you ask.
Lese 'Hohe Schule der Elektronik 1+2' bevor du fragst.

 

[Norbert Stuhrmann]

Hallo,

MaWin schrieb:

"Norbert Stuhrmann" <stuhrmann@spamfence.net> schrieb
ich habe hier in einem Buch eine Schaltung eines PMOS-Inverters

Da hast du aber ein ganz altes Buch ausgegraben.

Schiffmann, Schmitz, Technische Informatik 1 von '92. Ist halt das
Standardbuch zur Vorlesung.

Ausserdem wird geschrieben, die Verlustleistung waere bei H-Pegel am
Ausgang 6mW. Wie kommt dieser Wert zustande? Der Reihenwiderstand
der beiden Transistoren betraegt doch immer mind. 1M

Sagten wir nicht gade bei Lo 1-2k plus 100k, also 102k ?

Oh, ja. Ich hatte mir ueberlegt, dass mind. einer der beiden
Transistoren sperrt, aber da bin ich wohl ueber die negative Logik
gestolpert. Ist jetzt klar.

Dein Buch ist nicht so sonderrlich genau, wie schon die Vereinfachung
der Transistoren auf Widerstande zeigt statt gegeneinander gehaltener
Kennlinen.

Das mit den Kennlinien muss ich direkt mal probieren.

Schoene Gruesse und vielen Dank,

Norbert

 

[Joerg]

Hallo Norbert,

Widerstand:

leitend sperrend
T1 100k 1M
T2 1-2k 10M

H=-1V, L=-11V

Das Buch sagt nun, dass Q auf -1V liegen wuerde, wenn T2 leitend
waere (also wenn I=-11V). Warum -1V und nicht (fast) 0V? Denn da T1
ja auch leitend ist, ergaebe sich doch ein Spannungsteiler mit
R2/R1=1/100, also Q=U_B/100=-0.1V.
Ausserdem wird geschrieben, die Verlustleistung waere bei H-Pegel am
Ausgang 6mW. Wie kommt dieser Wert zustande? Der Reihenwiderstand
der beiden Transistoren betraegt doch immer mind. 1M, also
P=U^2/R=0.1 mW?

Passt irgendwie selbst bei "leitend" nicht.

Wie wird eigentlich der hohe Widerstandswert des Pull-Up-pFET T1
erreicht? Dickere Oxid-Schicht?

Durch das Laengen/Breitenverhaeltnis des Device. Normalerweise minimal
zulaessige Breite des Prozesses und dann wird die Laenge gewaehlt, bis
es passt.

Gruesse, Joerg

http://www.analogconsultants.com

 

[Joerg]

Hallo Rafael,

Klassische Einführung in NMOS-LSIs wäre:
Mead, Conway " Introduction to VLSI Systems"
Addison Wesley 1980
Der hat aber nur depletion mode pullups.

Hans Camenzind hat sein Buch im Web publiziert, das Papierexemplar ist
allerdings auch nicht teuer und jeden Pfennig wert:
http://www.arraydesign.com/downloads/index.html

( NMOS ist obsolet, PMOS sind obsoleter,
deutsches Bildungsystem ist ... nunja )

Besser als unseres ist es schon, jedenfalls was das Gymnasium angeht.
Studium so teils, teils. Da sind sie in USA moderner, aber am Ende
koennen die Jungs und Maedels nicht mal loeten. Das heisst sie sind in
Sachen Praxis an der Grasnarbe.

Gruesse, Joerg

http://www.analogconsultants.com