VHDL und Xilinx CPLDs

[Michael Eggert]

On 2 Feb 2004 13:20:36 GMT, acher@in.tum.de (Georg Acher) wrote:

Hi!

Dafür gibt es das Xilinx-University-Programm (XUP). Da gibts SW, Chips und Boards
billiger und teilweise (auf Antrag) auch kostenlos. Eine Uni ist ein besserer
Multiplikator als ein Einzelbastler.

Naja, auch ein Einzelbastler hat meist nen Job und nen Chef. Und die
Einzelbastler, die sich an CPLDs trauen, arbeiten vermutlich nicht als
Kellner.

Unverständlich ist für mich eher, warum es im Xilinx-E-Shop nur CPLDs gibt. Das
sind ja gerade die Teile, die man eh' fast überall bekommt. Spartan2 oder gar
Virtex bekommt man nur vom Distributor, und das auch nur mit Glück in kleinen
Stückzahlen und ohne Mondpreise.

Hast Du sie mal gefragt?


[BGA löten]

Sagen wir mal so: Gejuckt hat's mich schon lange, die Anforderungen (>160IOs)
waren ein passender Anlass, das mal zu probieren.

Aah, der Bastlerstolz
Es war aber sicher nicht die einzige Möglichkeit, oder? Auf mehrere
ICs aufteilen, löten lassen, oder vielleicht auch ganz sein lassen.
Übrigens, gerade heute hab ich im Farnell-Katalog Sockel für BGA
gesehen - hab aber keine Ahnung, wie die unten aussehen.
Wahrscheinlich auch BGA

|> Wieviele Leute kennst Du, die mit programmierbarer Logik arbeiten, und
|> wieviele, die das BGA-Löten nachgemacht haben?

Ich kenn ja schon kaum Leute, die was mit programmierbarer Logik machen ;-) Gut,
liegt evtl. auch am Umfeld (fast alles so Weichei-Informatiker...)

"Wozu brauchen wir Hardware, das können wir doch simulieren"?

|> Und was ist brauchbar für 9500er? 5.1? 5.2?

Webpack 6.1i soll noch XC95 können.

Ich fragte eigentlich schon nach ner persönlichen Meinung - welche
Version läuft am stabilsten, ist nicht gar zu überladen,... Auch
verrät weder die WebPack-FAQ noch der WebPack-Overview, welche
Versionen noch auf 98se laufen.

Gruß,
Michael.

 

[Michael Eggert]

On Mon, 2 Feb 2004 14:01:54 +0000 (UTC), Uwe Bonnes
<bon@elektron.ikp.physik.tu-darmstadt.de> wrote:

Hi!

[Entwicklungsumgebung verschenken und Hardware zu verkaufen]

Nicht, wenn man fuer jede Softwarelizenz an externe Firmen fuer extern
eingekaufte Programme richtig Geld abdruecken muss.

Okay, _das_ ist mal ein Argument. Danke für die Aufklärung!

Gruß,
Michael.

 

[Georg Acher]

In article <971t101ndtk958kt816i7s6ijb0k7t4e78@4ax.com>,
Michael Eggert <m.eggert.nul@web.de> writes:

|> >Unverständlich ist für mich eher, warum es im Xilinx-E-Shop nur CPLDs gibt. Das
|> >sind ja gerade die Teile, die man eh' fast überall bekommt. Spartan2 oder gar
|> >Virtex bekommt man nur vom Distributor, und das auch nur mit Glück in kleinen
|> >Stückzahlen und ohne Mondpreise.
|>
|> Hast Du sie mal gefragt?

Ich habe mal (schon länger her) bei Metronik/Insight per Fax den Preis für
Spartans angefragt, ohne meine Kundennummer zu nennen. Der Preis war bei
denselben Stückzahlen (25 Stück) mit 45DM dann doppelt so hoch, wie zwei Wochen
später telephonisch mit Kndnr (~20DM)... Soll heissen, potentielle Kunden (die
noch nie was bestellt haben) werden abgezockt bzw. ganz verschreckt. Das haben
aber wohl fast alle Distris, die wollen einfach nichts verkaufen. Nur gut, dass
man inzwischen Einzelstückzahlen/Muster bei vielen Herstellern direkt bekommen
kann.

<BGA>
|> Aah, der Bastlerstolz
|> Es war aber sicher nicht die einzige Möglichkeit, oder? Auf mehrere
|> ICs aufteilen, löten lassen, oder vielleicht auch ganz sein lassen.

Aufteilen ging nicht. Das eine FPGA braucht wirklich 4*36Bit _gleichzeitig_,
sonst wäre der nötige Speicherdurchsatz (so ca. 800MB/s) nicht zu halten. Ich
habe gedreht, gemultiplext und gewendet, und ein BGA war die einzige Lösung.

Und sein lassen kommt sowieso nicht in die Tüte. Wenn das jede
Popel-China-Klitsche kann, wieso sollte es dann ein Universaldilettant nicht auch
können...

|> Übrigens, gerade heute hab ich im Farnell-Katalog Sockel für BGA
|> gesehen - hab aber keine Ahnung, wie die unten aussehen.
|> Wahrscheinlich auch BGA

Für den Preis eines Sockels kann man wahrscheinlich gleich 4 PCBs mit BGA
vergeigen.

|> >Ich kenn ja schon kaum Leute, die was mit programmierbarer Logik machen ;-)
|> >Gut, liegt evtl. auch am Umfeld (fast alles so Weichei-Informatiker...)
|>
|> "Wozu brauchen wir Hardware, das können wir doch simulieren"?

Der Prof. im ersten Semester konnte nichtmal den Overhead einstecken. Er hat
dann den Hausmeister holen lassen... Schon teilweise erschreckend, was so alles
rumläuft.

|> Ich fragte eigentlich schon nach ner persönlichen Meinung - welche

Ich hab ISE, hab also keine Meinung ;-)

--
Georg Acher, acher@in.tum.de
http://wwwbode.in.tum.de/~acher
"Oh no, not again !" The bowl of petunias

 

[Michael Eggert]

On 2 Feb 2004 19:40:56 GMT, acher@in.tum.de (Georg Acher) wrote:

Hi!

Ich habe mal (schon länger her) bei Metronik/Insight per Fax den Preis für
Spartans angefragt, ohne meine Kundennummer zu nennen. Der Preis war bei
denselben Stückzahlen (25 Stück) mit 45DM dann doppelt so hoch, wie zwei Wochen
später telephonisch mit Kndnr (~20DM)... Soll heissen, potentielle Kunden (die
noch nie was bestellt haben) werden abgezockt bzw. ganz verschreckt. Das haben
aber wohl fast alle Distris, die wollen einfach nichts verkaufen.

Den Eindruck hat man oft, nichtmal stangenweise wollen die was
loswerden. Angenehm überrascht wurde ich mal von EBV in Hannover, die
damals für meine Diplomarbeit (hatte ich auch dazugesagt) extra drei
verschiedene Stangen ECLinPS beschafft und mir je 3 Stück verkauft
haben.

Nur gut, dass
man inzwischen Einzelstückzahlen/Muster bei vielen Herstellern direkt bekommen
kann.

Tja wenns denn bei allen so wär...

Aufteilen ging nicht. Das eine FPGA braucht wirklich 4*36Bit _gleichzeitig_,
sonst wäre der nötige Speicherdurchsatz (so ca. 800MB/s) nicht zu halten. Ich
habe gedreht, gemultiplext und gewendet, und ein BGA war die einzige Lösung.

Dann is natürlich übel...

Und sein lassen kommt sowieso nicht in die Tüte. Wenn das jede
Popel-China-Klitsche kann, wieso sollte es dann ein Universaldilettant nicht auch
können...

[BGA-Sockel]

Für den Preis eines Sockels kann man wahrscheinlich gleich 4 PCBs mit BGA
vergeigen.

Ja, war glaub ich im oder knapp am 3stelligen Bereich.

|> "Wozu brauchen wir Hardware, das können wir doch simulieren"?

Der Prof. im ersten Semester konnte nichtmal den Overhead einstecken. Er hat
dann den Hausmeister holen lassen... Schon teilweise erschreckend, was so alles
rumläuft.

Die Aufgabe war wahrscheinlich nicht abstrakt genug.

|> Ich fragte eigentlich schon nach ner persönlichen Meinung - welche

Ich hab ISE,

in.tum wahrscheinlich.

hab also keine Meinung ;-)

Wenn das WebPack aber nur ein abgespecktes ISE ist, wären Aussagen zur
Stabilität und zu den Betriebssystemen vielleicht übertragbar?

Gruß,
Michael.

 

[Georg Acher]

In article <q5kt10hu9ahjfum3vt6c2hd2dkhbpimhhk@4ax.com>,
Michael Eggert <m.eggert.nul@web.de> writes:

|> Wenn das WebPack aber nur ein abgespecktes ISE ist, wären Aussagen zur
|> Stabilität und zu den Betriebssystemen vielleicht übertragbar?

Ach ja, die GUI nutze ich auch nicht, läuft alles über selbstgebastelte Makefiles
(Solaris und jetzt Linux). Und als Synthese eigentlich fast immer Synopsys, meine
Experimente mit den ersten XST-Versionen waren nicht recht berauschend. Da bleib
ich lieber bei Synopsys, die haben wenigstens seit 10 Jahren zuverlässig
dieselben Fehler ;-)

Ohne GUI sind die Xilinx-Tools eigentlich schon immer recht stabil gewesen.
Harte Bugs sind selten, allerdings hat zB. 6.1 bei einem Spartan2-Design ein
Performanceproblem im Mapper und verliert 2ns. Bei 130MHz tut das schon weh...

--
Georg Acher, acher@in.tum.de
http://wwwbode.in.tum.de/~acher
"Oh no, not again !" The bowl of petunias

 

[B. Spitzer]

Hallo Michale,

ich hab' die vorigen Threads auch gelesen, aber das hier muss jetzt
wohl doch in einen neuen...

Habe mein VHDL-Buch leider auf Arbeit liegen und stehe momentan etwas
auf dem Schlauch. Das Problem: Ich möchte den Ausgangswert von
für alle Vergesslichen... Das (IMHO) einzig brauchbare Buch auf Deutsch

(Autoren sind ehemaligen Kollegen, aber trotzdem) gibt es unter
http://www.itiv.uni-karlsruhe.de/opencms/opencms/de/study/lectures/vhdl_download.html
als PDF zum Download. Ansonsten VHDL-Cookbook.

Das zweite Problem:
Ich nutze gerade das Xilinx Webpack 4.2 WP3. Naja, genau genommen bin
ich immer noch dabei, mich einzuarbeiten. Also, im CPLD ist noch ein
bissl Luft, und so denke ich mir, vielleicht verzichte ich aufs
optimale interne Routing und lege mir dafür lieber die I/O-Pins so,
wie ich sie von außen am liebsten hätte. Nur wo kann ich das vorgeben?
Für CPLDs aller Hersteller liebe ich Log/IC. Die Sprache ist ähnlich

Abel, aber das Programm unterstützt ziemlich viele PLDs und CPLDs.
Die Unterstützung für FPGAs und VHDL war nie sehr weit vorangeschritten
und seit es die Firma ISDATA nicht mehr gibt, hat der ehemalige Besitzer
(Jetzt Prof. an der Uni Kaiserslautern) das Programm zum freien Downoad
auf www.logic2.de gestellt. Mal anschauen!

unn tschuess
Bernhard Spitzer
--
Wer Schreibfehler findet darf sie behalten!

 

[Gunther Mannigel]

Michael Eggert wrote:

if (CLOCK'event and CLOCK = '1') then ADRESS <= ADRESS + X"1"; end if;

Ist ADRESS ein Port "out std_logic_vector", so funktioniert die
Rückkopplung nicht, weils eben nur ein Ausgang ist. Eine weitere Reihe
Flipflops und die damit verbundene Verzögerung wollte ich mir sparen.

Das inout ist mehr ein logisches Konstrukt. Was Du suchst sind die
Templates. Damit kannst Du die tatsächlichen IO-Zellen in Dein Modul
bringen. BUFG war es nicht, aber es hiess so ähnlich. Da müsste ich
morgen mal in der Firma nachgucken.

Wenn ich mir die Beispielzeile angucke, benötigst Du vielleicht auch nur
ein lokales Signal:

.... port (
extern_adr : out std_logic_vector(.. downto 0);

archictecture behavioral of ... is

signal adress : std_logic_vector(.. downto 0);

begin

process(adress)
begin
extern_adr <= adress;
end process;

....irgendwo anders....
adress <= adress + 1;

Das zweite Problem:
Ich nutze gerade das Xilinx Webpack 4.2 WP3. Naja, genau genommen bin
ich immer noch dabei, mich einzuarbeiten. Also, im CPLD ist noch ein
bissl Luft, und so denke ich mir, vielleicht verzichte ich aufs
optimale interne Routing und lege mir dafür lieber die I/O-Pins so,
wie ich sie von außen am liebsten hätte. Nur wo kann ich das vorgeben?

Suche mal in der Hilfe nach constraint editor.