Unterschied zwischen FPGA und ASIC

[Elnegm]

Was ist der Hauptunterschied zwischen FPGA und ASIC?
wenn jemand ein Artikel zu erklären, dass es bitte hochladen
THX

 

[eda_ak]

Sehen Sie alle diese Antworten haben wird

ftopic125753.htmleda_ak
...noch lernen

 

[Barkha]

FPGA - Field Programmable Gate Array
1.FPGA sind leistungsfähig und kann neu programmiert werden viele Male.
2.billiger, also für den Test verwendet, sind aber langsamer, und nicht halten kann großen Designs ...
3.FPGA's sind für die Entwicklung von Design-Prototypen verwendet, da sie umprogrammierbaren sind daher time.It spart mehr Strom verbraucht und damit langsamer als ASIC, wie es früher aktive Elemente wie switches.Cost pro Chips more.They mehr physischen Bereich zu konsumieren.

ASIC - Application Specific Integrated Circuit
1.ASIC einmal programmiert ist behoben.
2.viel teurer, ist es nicht sehr üblich, nessecarily Prototyp Design
auf einem FPGA
3.ASIC keine aktiven Elemente wie swithces, also weniger Energie verwendet, daher schneller too.Designs auf FPGA zu ASIC belegt werden kann, kosten aber Zeit dauern migriert werden, ist getan, wenn die Messe-Chips hergestellt werden sollen.

 

[SkyHigh]

Ich denke, viele Menschen sind missverstanden, nicht nur Sie.Es gab eine Zeit, als ich Student war, sagte mein Dozent mir, daß er auch, denn in den 60er bis 90er Jahre durcheinander gekommen, zu viele Jargons in der digitalen ICs entstanden während der ASIC-Boom.

Mein Wissen ist, was ich weiß, auf was ich lese, vor allem aus einigen populären Büchern von (1) Michael Sebestian Smith (2), Weste & Eshraghian und geschrieben (3) Jan Rabaey.ASIC ist ein allgemeiner Terminologie ICs für die Anwendung integrierten klassifizieren spezifische, für einen Chip, der nur Turbo-Coding, Radix-4-FFT oder usw.

FPGA ist eine Art von ASIC Zunehmend ängstigen, aber mehr als programmierbare ASIC, auch gruppiert PLDs wie SPLDs und CPLDs.

ASIC, streng bezeichnet werden, ist eigentlich in mehrere Bereiche eingeteilt.
1.Full-Custom-ASIC wie Analog-ICs, zum Beispiel ADCs, Mixer, Verstärker.
2.Semi-Custom ASIC wie Cell-basierte, Standard Cells, Channel / Kanal-Less SOGS oder MPGAs.
3.Programmierbare ASICs wie FPGAs, CPLDs, SPLDs etc.
4.Standard-ICs wie NAND-, NOR-Gatter NICHT etc gefunden in 74-Serie.

PhD MSc DIC BEng (Hon)
Analog Devices Inc (Irland)

 

[Ravindra kalla]

Sie sehen eine unterschiedliche Anzahl von FPGA Tore zu bewegen ASIC-Gattern.
Es hängt im Wesentlichen auf dem FPGA Sie verwenden.Die offizielle Zahl von
Xilinx ist 6FPGA Tore 1 ASIC Tor.Es hängt auch davon ab, ob Sie
Berechnung des Flip-Flops und LUTS zusammen oder getrennt.Ich neige dazu zu zählen
Flip-Flops und LUTS trennen, mit 8gates für die Flip-Flops und eine
variable Anzahl (abhängig von der FPGA) für die LUTS.Die meisten modernen FPGAs
Virtex denken und Nachkommen, oder Flex / Apex Stil FPGAs-Skala über
2-3 Tore pro LUT.
Und dann gibt s die Erinnerung natürlich.

Lesen Sie dazu auch Bill s Text aufmerksam.Er stellt fest, dass die gleichen
Logik beschäftigt ca..40-100x das Gebiet, in einem FPGA im Vergleich zu einem ASIC.
Die Umgebung wird eigentlichen Silikon, nicht ToreHinzugefügt nach 3 Minuten:HALLO vergessen, ua Link geben

finden Sie auf diesen Link, wird dies dazu beitragen u

http://www.chipdesignmag.com/display.php?articleId=115&issueId=11

 

[ashishjindal76]

hallo Leute

Der Hauptunterschied, von der Anwendung Sicht ist die Wiederverwendbarkeit.Der FPGA kann neu konfiguriert werden und kann eingeführt werden, um für ein anderes Design wodurch es vielseitig, was nicht der Fall mit ASICs zu verwenden.

Ashish

 

[FLEXcertifydll]

Es ist Teil meiner Diplomarbeit: Beschreibungen zu ASIC-FPGA-Code comvert Artikel.Hope to help UChip-Level-Partition
Um zu halten mit ASIC-ähnliche Struktur, sollten FPGA der gleichen Partition als ASIC-Strategie übernehmen.In XXX Projekt dort mit 3 Sub-System-Partitionen, so auch FPGA.
 Gating Uhr
Weil Uhr einzigen im FPGA ist zu empfindlich, um die Produktion betroffen sein ein Signal Jitter, skew, glitch und Lärm, sollte es vermieden werden, um gated Kontrolle Uhr nutzen.Es kann die Gate-Signal als Freigabesignal (CE) des Flip-Flop mit zwei Eingangs-Multiplexer, ist ein Feedback-Q, die andere Daten-Signal.
 internen Riegel
Im Gegensatz zu ASIC, interne Verriegelung des FPGA wird zu Verwirrung führen.Bei niedrigen Schaltgeschwindigkeit, wird es eine neue Uhr Import in eine Uhr Domäne.Ein weiterer Nachteil, während in hoher Geschwindigkeit wechseln, das Timing Verwirrung wurde reine Kombination Logik, wodurch Klinke.Hinzufügen von Pipeline-Register, wenn Timing ist schwer zu erfüllen.
 Big Fan-out-Puffer
Pre-define inneren Logik Zelle begrenzt Fan-out-Funktion in Verbindung mit der FPGA-FPGA-Anbieter e-Prozess.Für Welt-Treiber Signal, Takt, Reset, große Fan-Out-Netze sollten zuweisen internen großer Fan-out-Puffer verwendet.Manchmal ist es repliziert werden sollte dasselbe Netz im Design für große Fahrer-Fähigkeit.
GSR (Global Set / Reset)-Funktion und GTS (Global Three-State-) Kontrolle sind engagierte Netz an Xilinx-FPGA-Serie.Bei der Anpassung eines Musters auf ein Xilinx-FPGA-Serie, seien Sie sicher zu entfernen ASIC-spezifischen Code mit globalen Reset verbunden, Satz und Three-State-Betrieb.Ersetzen Sie sie mit Xilinx instanziiert HDL-Komponenten.

 Speicher ersetzt
In FPGA zu implementieren, Speicher sollte ersetzt werden durch pre-define internen Speicher.Block-Speicher auf dem Chip sollte so FSM, FIFO, LUT etc. Während in ASIC instanziiert umzusetzen, On-Chip-Speicher ist auf Herstellung Anbieter der Speicherzelle S Standard, Standard-Bibliothek, die flexibler ist.
VirtexII FPGA kann Block RAM vorgesehen, sondern auch verteilt RAM unterstützt, die die vier-Input-LUTs können verwendet werden, um eine Vielzahl von Speicher-Typ, einschließlich der synchronen RAM, ROM, Dual-Ports zu implementieren, und FIFOs bedeutet.Dies ist beendet anders ASIC für die RAM synthetisiert wird durch Generika NAND.Bei der Anpassung der ASIC-Code für FPGA es wichtig, alle Gate-Level-Memory-Funktionen mit Core-Generated zu ersetzen und auf diese Weise eine effiziente Implementierung von Speicher im FPGA gewährleistet ist.
Ein weiterer wichtiger Punkt bei der Anpassung ASIC für FPGA, die asynchrone Speicher kann t in FPGA implementiert werden, wenn Core Generator beteiligt.So dass die HDL-Architektur Ersetzung notwendig ist.
 Arithmetic Block
Es sollte Gleichgewicht Strategie nehmen in der Geschwindigkeit und Fläche.Spezialisierung arithmetischen IP in ASIC-Design verfügt über fortschrittliche Struktur verwendet Gate-Level-oder Transit-Ebenen-Modell optimiert.In FPGA-Design, unterstützen einige Anbieter vor definieren spezielle Arithmetik Block, aber es ist begrenzt.Auch sie könnte von FPGA-Struktur, die mehr Fläche Kosten umgesetzt werden.Es gibt einige arithmetische IP von Synopsys Design-ware, die t im FPGA direkt mit keine Leistung umgesetzt werden reduziert.Um eine hohe Design-Leistung zu erzielen, ist es wichtig, den Code nicht passen in die FPGA-Struktur zu optimieren.
 PLL-Slice
Analog-Eingang PLL / Scheibe nicht im FPGA implementiert werden.Es ist die digitale PLL (DLL-Name) in FPGA.In Xinlix Gerät ist DCM-Modul, das umgesetzt wird stattdessen auf die Selbstorganisation zu erhöhen Adresse ROM.
 Hersteller Bibliothek ersetzen
FPGA basiert auf der Grundlage LUT / LAM vordefinieren Struktur Gerät.Verschiedene Anbieter geschmeidig verschiedenen Geräte mit unterschiedlichen Struktur ist FPGA-Synthese-Mapping-Design auf spezielle Anbieter s Gerät hinzugefügt.Für weitere stabile Funktion Design sollte ersetzen Anbieter hinzugefügt.ASIC enthält ein Meer von relativ undifferenziert NAND-Gatter, während die VirtexII FPGA mehr beschäftigt hoch strukturierte CLBs (Configurable Logic Blocks) und IOBS (Input / Output Blocks).Dennoch, wie effektiv CLBs IOBS und kann genutzt werden kann, wie das Design ist codiert in HDL hängenHinzugefügt nach 9 Minuten:Im Vorfeld des letzten Teil:Es gibt wichtige Unterschiede zwischen den beiden Arten von Silizium-Plattformen im ASIC-und FPGA-Mandat, dass bestimmte Funktionen in dem EDA-Tools, die wir entwickeln müssen, und die neueste Generation von FPGA zu implementieren.ASIC sind von Grund auf neu konzipiert, während einer vordefinierten FPGA-Architektur die für eine bestimmte Familie von Geräten.In ASIC Sichtweisen, wird der gesamte Chip alle Kunden zu verwalten.Alle Sub-Modul, Block, Zelle, Tor über den Prozess der zurück-End Silizium-Basis zu implementieren.Die Codierung Stil ist im ASIC-Domain kostenlos.Es gibt verschiedene Design-Regeln zwischen ASIC-und FPGA-Coding-Style.Dies bedeutet, Designer müssen unterschiedliche HDL-Code-Richtlinien für jede Art von Plattform zu folgen.
Komplexe FPGA-Design hat einige Gemeinsamkeiten mit ASIC-Design, in dem Sinne, dass beide Arten von Designer müssen für Timing, Kraft-Konto und andere Leistungsdaten.Designer beider Plattformen ausführen Synthese, Simulation und RTL generieren Prüfständen.Aber, sind viele Schritte grundverschieden.Der vorgegebene Art der FPGA-Laufwerke eine Verwendung oder verlieren Ansatz für die Funktionen / Fähigkeiten.FPGA-Design, öfter als ASIC-Design, muss mit funktionalen Anforderungen mit dem Gerät Architektur.
ASIC-Design besteht aus vielen unterschiedlichen Design-Aufgaben, die nicht Teil eines FPGA-Design-Flow sind.Zum Beispiel hat der FPGA-Anbieter bereits gekümmert Clock-Tree-Synthese und Boundary-Scan.FPGA-Entwickler brauchen auch nicht ausführen Silizium Bestätigungs-oder Scan-Chain-Aufnahme für den Test.Da die meisten FPGA-Leistung bis in einem bekannten Zustand zu tun, FPGA-Designer nicht zu Merker initialisieren, Schlösser oder Flip-Flops.Zu ihrem Vorteil nutzen, können auch FPGA-Logik-Analyse-Fähigkeit für die Fehlersuche ein Design eingebettet.
Als High-End-FPGA eingreifen ASIC Leistung sind viele moderne Techniken, die für ASIC FPGA-Design angepasst.Die Einführung von High-Performance von mehreren Millionen-Gate FPGA Designer gezwungen, um die physikalische Synthese und hierarchische Floorplanning abbiegen (häufigsten verwendeten Methoden in den ASIC-Design-Flow) zu entwickeln Ziele zu erreichen und inkrementelle Änderungen am Design ohne lange bestehen, unterstützen-and-Route ( P & R) Laufzeiten.Grob Floorplanning allein nicht mehr ausreichen, sowohl ASIC-und High-Performance FPGA müssen placement-basierten Modellen zu erreichen Timing.
Signifikante Unterschiede zwischen den Xilinx-FPGA und ASIC-Serie führen die Unterschiede in der Art, Funktionen sind implementiert.Bei der Anpassung des ASIC-Designs auf FPGA-Anzug, ist es notwendig, alle Verweise auf ASIC-spezifische Funktionen zu entfernen und ersetzen Sie sie mit FPGA-Äquivalenten.In einigen Fällen wird dies bedeuten, ersetzen im HDL-Code-Datei, im anderen Fall wird es eine Frage der Auswahl der entsprechende Schalter in der Xilinx-Software-Entwicklung werden.

 

[gerade]

Hallo, FLEXcertifydll und alle,

wie ein störungsfreies Clock-Gating zu machen?