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Wolfgang Draxinger
Guest
Jens Dierks wrote:
um 2:00 Nachts machen ...
1 Clk gespart bringt immerhin etwas mehr Auflösung, aber trotzdem sind 8MHz
das nächsthöhere Vielfache von 4Mhz (A/D Wandler), wenn man von den für
diesen Code mindestens notwendingen 5,5MHz ausgeht. (Ich rechne bei sowas
immer mit 10% Toleranz, immerhin sind die ADXL202 auch in der Nähe davon)
Wolfgang
Oh Mann, das ich das nicht gesehen hab... Naja, man sollte halt sowas nichtIst wahrscheinlich nicht so wichtig, aber das sollte auch mit 5 clks
gehen:
loop:
adiw r25:r24,1 ; 2 clks
sbis PortA,0 ; 1 clk, wenn Bit 0 noch nicht gesetzt
rjmp loop ; 2 clks
...
um 2:00 Nachts machen ...
1 Clk gespart bringt immerhin etwas mehr Auflösung, aber trotzdem sind 8MHz
das nächsthöhere Vielfache von 4Mhz (A/D Wandler), wenn man von den für
diesen Code mindestens notwendingen 5,5MHz ausgeht. (Ich rechne bei sowas
immer mit 10% Toleranz, immerhin sind die ADXL202 auch in der Nähe davon)
Wolfgang