Setzeingang Verzögerung und Set Ausgangsverzögerung

[lnc]

- Set input_delay: Gibt eine Zeitverzögerung von einer Gruppe von Punkten zu einem anderen (vielleicht Taktsignal) Definieren Sie den Zeitpunkt der Ankunft in den Eingangs-Port, wenn Uhr kommt.. - Set_output_delay: Signal ankommen muss mindestens die angegebene Zeit, die durch den Befehl "set_output_delay" vor dem Taktsignal definieren

 

[praveen_venigalla]

Ich stimme mit den obigen Ausführungen ... Wenn Sie die genaue Uhrzeit für das Signal nicht wissen, auf Eingang oder Ausgang zu gelangen, behalten wir immer pessimistischer Wert von 60% auf die äußere Welt und 40% auf dem Chip

 

[yln2k2]

Hallo, habe Sie completer Antwort .... Nur möchte ich einige ADITION die obige Diskussion hinzufügen. Für jede Schnittstelle, die Standard-oder spezifischen Schnittstellen zu IP werden können, werden sie zu definieren AC Parameter alle Zwänge von AC Parameter extrahiert. Diese Parameter wird sichergestellt, wenn Sie die gleiche Ihrer Chip-Schnittstelle mit dem externen Datenträger Arbeiten werden folgen. so ist es Sache der Abbildung Ihrer AC-Parameter auf Ihre Einschränkungen. In der Regel haben Sie folgende Einschränkungen .... 1) set_input_delay 2) set_output_delay 3) set_load 4) set_driving_cell 1) Abgesehen von set_input, Ausgang Verzögerungen gibt es eine weitere imp Einschränkung ist gesetzt treibende Zelle und set_load (wo Ihr Verzögerungen sind abhängig von der Belastung (o / p Verzögerung) und Fahren Zelle ( i / p)). set_input_delay, die basierend auf der Driving-Zelle und Ihr i / p Kapazitätsänderung wird ... Sie müssen also über Parameter zu nennen. in ähnlicher Weise für o / p Verzögerung müssen Sie entweder laden oder Zelle, die Sie gehen zu fahren sind zu erwähnen. Verzögerungen sind nicht linear, so u, um die oben genannten Parameter zu erwähnen brauchen .... wenn Sie das gleiche erwähnt müssen Sie Ihre clk zu erwähnen .... Weitere Details können Sie sehen, verkauft .... Danke & Grüße yln

 

[ramana_k22]

Hallo, set_input_delay Einschränkung erforderlich, da einige Verzögerungen in der Regel auf Logik aus anderen Block vorhanden sind. set_output_delay Einschränkung ist erforderlich, wenn unser Block hat jede Verzögerung zu anderen Bausteinen zeigen diese Signale passieren, seine Zeitvorgaben gesetzt. Regards, ramana