Setzeingang Verzögerung und Set Ausgangsverzögerung

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p.sivakumar

Guest
Hallo, was ist Eingangsverzögerung einstellen? und was ist out setzen Verzögerung einstellen? 2) Warum geben wir Setzeingang dealy und setzen Ausgangsverzögerung Werte in der. SDC (Synopsys Design Constraint-Datei)? Mit sich dies, wenn Sie Timing-Analyse was wird dann passiert? Dank Sivakumar
 
Eingangsverzögerung & Ausgangsverzögerung sind die wichtigsten Einschränkungen. diese wird entscheiden wthere ur ASIC kann die Timings von externen Geräten an das er angeschlossen ist gerecht. Wenn diese Zeiten nicht eingehalten werden, dann ur ASIC kann nicht mit den externen Geräten, auf die sie als Schnittstelle soll verwendet werden. auch ur inneren Aufbau funktioniert, können ASIC nicht für andere Zwecke verwendet werden. Also für alle Schnittstellen u müssen den richtigen Eingang und Ausgang Verzögerungen looikng in den Datenblättern der Geräte. für synchrone interfcaces ist es leicht, diesen Satz, aber für die asynchrone Schnittstellen ist es etwas schwierig. pls beziehen sich die Foren hier für weitere Informationen.
 
hallo siva, Betrachten ur-Chip wird in ein Brett gelegt werden .. und Input kommt von pre-Block (davon ein Chip) und die Ausgabe geht an andere Chip .. Dann, wenn u arbeiten alle diese drei Chips als gleichen Takt ... Dann aus dem vorherigen Chip es braucht Zeit, um den Chip zu erreichen .. betrachten Verzögerung von i / O-Pads von früheren Chip und Leiterplatte Verzögerung ... Wenn Sie Eingangsverzögerung dann geben derzeit bei steigender Taktflanke ur Chip excepts Daten vorhanden zu sein, sondern aufgrund von Daten Verzögerung zu spät .. dies führt zu Fehler Logik .. Wenn u geben Verzögerung dann Chip macht eine gewisse Verzögerung in ihr, so dass die Daten der Eingangs-Register (nicht Eingangs-Pin) erreicht bei der nächsten steigenden Flanke ... und Logik funktioniert .. Ähnlich wie bei Output-Pin auch so, dass nächste Modul bereiten sich .. wenn u benötigen weitere Informationen lesen Sie Primetime Dokumente .. Grüße Shankar
 
Hallo, Wie von früheren Plakaten erwähnt, Einstellung dieser Einschränkungen ist ein guter Weg, um zu verstehen, wenn Ihr Design innerhalb einer bestimmten Umgebung zu arbeiten wird. Nach der Synthese, würden alle Designer tun müssen, ist eine Netzliste das Layout-Ingenieure senden. Layout-Ingenieure bedienende Software die re-synthetisieren und re-Puffer Ihr Design wie erforderlich, um physische Ort Ihrer Logik zu dem Chip.
 
wenn Setup und Verweilzeit zufrieden ist, kann Hardware korrekt funktionieren.
 
allgemein gesprochen, gibt es keinen Standard für Eingangsverzögerung und Ausgangsverzögerung gesetzt,
 
Eingangsverzögerung -> Sets Eingangsverzögerung auf Stiften oder Eingangs-Ports in Bezug auf ein Taktsignal. bedeutet Zeit gegeben, um äußere Welt. Ausgangsverzögerung -> Sets Ausgangsverzögerung auf Stiften oder Ausgangs-Ports in Bezug auf ein Taktsignal. bedeutet Zeit-Design übernommen.
 
Hallo, was ist Eingangsverzögerung einstellen? und was ist out setzen Verzögerung einstellen? 2) Warum geben wir Setzeingang dealy und setzen Ausgangsverzögerung Werte in der. SDC (Synopsys Design Constraint-Datei)? Mit sich dies, wenn Sie Timing-Analyse was wird dann passiert? Dank Sivakumar
 
Eingangsverzögerung & Ausgangsverzögerung sind die wichtigsten Einschränkungen. diese wird entscheiden wthere ur ASIC kann die Timings von externen Geräten an das er angeschlossen ist gerecht. Wenn diese Zeiten nicht eingehalten werden, dann ur ASIC kann nicht mit den externen Geräten, auf die sie als Schnittstelle soll verwendet werden. auch ur inneren Aufbau funktioniert, können ASIC nicht für andere Zwecke verwendet werden. Also für alle Schnittstellen u müssen den richtigen Eingang und Ausgang Verzögerungen looikng in den Datenblättern der Geräte. für synchrone interfcaces ist es leicht, diesen Satz, aber für die asynchrone Schnittstellen ist es etwas schwierig. pls beziehen sich die Foren hier für weitere Informationen.
 
der Input & Output Verzögerung wird durch die Module der i / o conneced Gerät Feature bestimmt. Sie müssen zunächst ihre Forderung klar, dann kann man von einem Punkt zu beginnen.
 
hallo siva, Betrachten ur-Chip wird in ein Brett gelegt werden .. und Input kommt von pre-Block (davon ein Chip) und die Ausgabe geht an andere Chip .. Dann, wenn u arbeiten alle diese drei Chips als gleichen Takt ... Dann aus dem vorherigen Chip es braucht Zeit, um den Chip zu erreichen .. betrachten Verzögerung von i / O-Pads von früheren Chip und Leiterplatte Verzögerung ... Wenn Sie Eingangsverzögerung dann geben derzeit bei steigender Taktflanke ur Chip excepts Daten vorhanden zu sein, sondern aufgrund von Daten Verzögerung zu spät .. dies führt zu Fehler Logik .. Wenn u geben Verzögerung dann Chip macht eine gewisse Verzögerung in ihr, so dass die Daten der Eingangs-Register (nicht Eingangs-Pin) erreicht bei der nächsten steigenden Flanke ... und Logik funktioniert .. Ähnlich wie bei Output-Pin auch so, dass nächste Modul bereiten sich .. wenn u benötigen weitere Informationen lesen Sie Primetime Dokumente .. Grüße Shankar
 
- Set input_delay: Gibt eine Zeitverzögerung von einer Gruppe von Punkten zu einem anderen (vielleicht Taktsignal) Definieren Sie den Zeitpunkt der Ankunft in den Eingangs-Port, wenn Uhr kommt.. - Set_output_delay: Signal ankommen muss mindestens die angegebene Zeit, die durch den Befehl "set_output_delay" vor dem Taktsignal definieren
 
Ich stimme mit den obigen Ausführungen ... Wenn Sie die genaue Uhrzeit für das Signal nicht wissen, auf Eingang oder Ausgang zu gelangen, behalten wir immer pessimistischer Wert von 60% auf die äußere Welt und 40% auf dem Chip
 
Hallo, Wie von früheren Plakaten erwähnt, Einstellung dieser Einschränkungen ist ein guter Weg, um zu verstehen, wenn Ihr Design innerhalb einer bestimmten Umgebung zu arbeiten wird. Nach der Synthese, würden alle Designer tun müssen, ist eine Netzliste das Layout-Ingenieure senden. Layout-Ingenieure bedienende Software die re-synthetisieren und re-Puffer Ihr Design wie erforderlich, um physische Ort Ihrer Logik zu dem Chip.
 
Hallo, habe Sie completer Antwort .... Nur möchte ich einige ADITION die obige Diskussion hinzufügen. Für jede Schnittstelle, die Standard-oder spezifischen Schnittstellen zu IP werden können, werden sie zu definieren AC Parameter alle Zwänge von AC Parameter extrahiert. Diese Parameter wird sichergestellt, wenn Sie die gleiche Ihrer Chip-Schnittstelle mit dem externen Datenträger Arbeiten werden folgen. so ist es Sache der Abbildung Ihrer AC-Parameter auf Ihre Einschränkungen. In der Regel haben Sie folgende Einschränkungen .... 1) set_input_delay 2) set_output_delay 3) set_load 4) set_driving_cell 1) Abgesehen von set_input, Ausgang Verzögerungen gibt es eine weitere imp Einschränkung ist gesetzt treibende Zelle und set_load (wo Ihr Verzögerungen sind abhängig von der Belastung (o / p Verzögerung) und Fahren Zelle ( i / p)). set_input_delay, die basierend auf der Driving-Zelle und Ihr i / p Kapazitätsänderung wird ... Sie müssen also über Parameter zu nennen. in ähnlicher Weise für o / p Verzögerung müssen Sie entweder laden oder Zelle, die Sie gehen zu fahren sind zu erwähnen. Verzögerungen sind nicht linear, so u, um die oben genannten Parameter zu erwähnen brauchen .... wenn Sie das gleiche erwähnt müssen Sie Ihre clk zu erwähnen .... Weitere Details können Sie sehen, verkauft .... Danke & Grüße yln
 
wenn Setup und Verweilzeit zufrieden ist, kann Hardware korrekt funktionieren.
 
allgemein gesprochen, gibt es keinen Standard für Eingangsverzögerung und Ausgangsverzögerung gesetzt,
 
Hallo, set_input_delay Einschränkung erforderlich, da einige Verzögerungen in der Regel auf Logik aus anderen Block vorhanden sind. set_output_delay Einschränkung ist erforderlich, wenn unser Block hat jede Verzögerung zu anderen Bausteinen zeigen diese Signale passieren, seine Zeitvorgaben gesetzt. Regards, ramana
 
Eingangsverzögerung -> Sets Eingangsverzögerung auf Stiften oder Eingangs-Ports in Bezug auf ein Taktsignal. bedeutet Zeit gegeben, um äußere Welt. Ausgangsverzögerung -> Sets Ausgangsverzögerung auf Stiften oder Ausgangs-Ports in Bezug auf ein Taktsignal. bedeutet Zeit-Design übernommen.
 
der Input & Output Verzögerung wird durch die Module der i / o conneced Gerät Feature bestimmt. Sie müssen zunächst ihre Forderung klar, dann kann man von einem Punkt zu beginnen.
 
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