Platine fertigen lassen - wie Fehler vermeiden?

[Martin Laabs]

In article <1xg6l0q8jjtf9$.dlg@elektronik.de.vu>,
Arne Rossius <ArneRossius@despammed.com> writes:

Ralf Neuber wrote:

Gute Idee, kann Eagle das automatisch? Also sozusagen alles mit Kupfer
auffüllen, und wo es möglich ist mit einem vorher festgelegten Net
verbinden?

Ja. Das steht im Manual. Ist etwas kompliziert weil man erst eine
Massefläche mit dem Namen erzeugen muss und sie dann freirechnen
lassen. Gemein ist aber das dabei auch Inseln entstehen die
nicht mit dem Netz verbunden ist. Ich weis nicht ob Eagle
die dann auch wieder löschen kann.

Sieht aber mt 90° schöner aus (finde ich), und solange das keine
HF-Schaltung ist, sollte es da doch auch keine Probleme geben?

Nein. Ich würde mir bei NF Schaltungen da keinen Kopf machen. Auch
eine Massefläche bringt nicht immer Vorteile. (Man denke an Kurzschlüsse
die man beim Löten schnell erzeugt wenn der Abstand klein ist)

Und wenn für eine Massefläche kein Platz ist ist auch für eine Leiterbahn
kein Platz so das man mit einer Massefläche nicht automatisch eine gute
Masseführung hat.

Ich mache es gerne weil ich damit Ätzmittel sparen kann, bin dann aber
mit den Abständen nicht zu geizig.

Tschüss
Martin L.

 

[Thomas Rehm]

Markus Gronotte wrote:

Ich hatte mir vorgenommen "die" 14 Tage ab dem 25.08.2004 noch
abzuwarten

Es war die Rede von "ca. 15 Werktagen": 1 Woche hat derzeit 5 Werktage.

Thomas.

 

[Michael Eggert]

98malaab@gmx.de (Martin Laabs) wrote:

Hi!

[Massefläche in eagle]

Ist etwas kompliziert weil man erst eine
Massefläche mit dem Namen erzeugen muss und sie dann freirechnen
lassen.

Genauer gesagt, ein Polygon mit dem Namen des Signals, mit dem es
verbunden werden soll.

Gemein ist aber das dabei auch Inseln entstehen die
nicht mit dem Netz verbunden ist.

change -> orphans -> off -> click auf Polygon.

Gruß,
Michael.

 

[Fritz Schoerghuber]

Am 01.09.2004 21:36 schrieb Arne Rossius:

Ralf Neuber wrote:

[....]

- Massefläche


Gute Idee, kann Eagle das automatisch? Also sozusagen alles mit Kupfer
auffüllen, und wo es möglich ist mit einem vorher festgelegten Net
verbinden?

Help Polygon
Die Breite der aeusseren Begrenzung wird mit "change width"
eingestellt. Da empfehle ich eher duennere Bahnbreiten, damit
Eagle weniger "Inseln" produziert. mit "change isolation" kannst
Du dann die Abstaende zu den "regulaeren" Leiterbahnen festlegen.
Bsp.: eine Masseflaeche produzieren
change width 0.01 (Begrenzung 10mil breit)
change layer bottom (auf der Loetseite)
poly test01 (Polygonzug mit Netzname "test01")
Dann das Polygon mit dem Cursor aufspannen. Du kannst das Polygon
ruhig quer ueber die vorhandenen Leiterbahnen ziehen, Eagle rechnet
dann mit dem Befehl "Ratsnest" die Flaechen frei.Beim Schliessen des
Polygonzuges behelfe ich mir gerne mit grosser Zoomstufe um den
Anfangspunkt genau zu treffen.

- bei Leiterbahnen keine 90°-Winkel sondern lieber schräg (2x45°)


Sieht aber mt 90° schöner aus (finde ich), und solange das keine
HF-Schaltung ist, sollte es da doch auch keine Probleme geben?

Doch, beim Aetzen bleiben in den 90° Kehlen oft unschoene Kupfer-
reste stehen (="Baerte"). Ich habe mit 45° Winkeln die besten
Erfahrungen (Selberaetzen). Nur wenns nicht anders geht lege ich
90°-Winkel, dann schraege ich aber in 4-fach feinerem Grid (5mil)
die innere Kehle mit 45° Zuegen ab.

etwa so: | |o| _________
| \_/ /
L\___/ /-\
|o|

Gruß,
Arne

hth fritz

 

[Uwe Bredemeier]

Martin Laabs schrieb:

Kurt Harders <news@kurt-harders.de> writes:

[(Zentrier-) Löcher in Pads]
In einem anderen Thread wurde darüber IIRC gerade gesagt, dass das
Platinenhersteller garnicht mögen.

Sie mögen es aber deswegen nicht weil damit die CNC Bohrmaschiene
probleme haben kann

Der Bohrmaschine ist das wurscht weil zuallererst die mit (dünner)
Kupferfolie ggf. beidseitig kaschierte Leiterplatte gebohrt...

und vor allem weil das chemische Durchkontaktieren
nicht mehr richtig funktioniert.

....und nach dem Bohren elektrolytisch durchkontaktiert wird.
Praktischerweise lassen sich die zukünftigen Durchkontaktierungen in
dieser Phase recht optimal elektrisch kontaktieren...

Aus Spaß mal den weiteren Werdegang einer industriell hergestellten
Leiterplatte:
Die Leiterplatte wird nunmehr mit einer Photoresistfolie kaschiert,
belichtet und entwickelt. Negativ, d.h. Resist dort weg wo Leiterbahnen
sein sollen. Elektochemisch wird nun zunächst Kupfer in der gewünschten
Stärke aufgetragen, (die Leiterbahnen "wachsen") anschließend Zinn. Das
Photoresist wird entfernt und die ursprüngliche dünne Kupferschicht
(unter dem entfernten Resist) weggeätzt wobei das Zinn als Ätzresit für
die Leiterbahnen fungiert. (Strippen)
Die den Selberätzern bekannten Unterätzungen werden weitgehend
vermieden, der Anteil an Kupfer in der "Ätzbrühe" ist gering.

Hint für Fans der Leistungselektronik: der Leiterplattenbude ist es
innerhalb gewisser Grenzen weitgehend egal wie stark die Leiterbahnen
aufmetallisiert werden. 105ľ z.B. (statt den üblichen 35ľ) sind in der
Regel kein Thema. Die Leiterplatte "badet" halt ein wenig länger.
Logischerweise muß man mit den Leiterbahnabständen geringfügig
groszügiger werden.

deswegen ist es OK kleine Löcher als Zentrierhilfe zu erzeugen.

Kleine Löcher sind sicherlich kein Problem. Die guten alten
kreppgeklebten Layouts hatten auch Zentrierlöcher drin, die wurden an
der Bohrmaschine mit Zieloptik händisch vermessen, das gab dann einen
Lochstreifen mit den Bohrdaten. (Daher die bis heute von den Herstellern
wohlgepflegten hohen Einrichtungskosten) Die Löcher sollten halt nicht
größer sein als die Bohrung, wobei natürlich Versatz, Verzug und
Toleranz mit zu bedenken ist. Logisch! Ein nicht existierendes Loch im
Film für Pad oder Via macht natürlich am allerwenigsten Probleme.

Eine Andere Frage ist es ob der Photoplotter der Firma auch Löcher
rein macht.

Wenn du dem Dienstleister sagst wie deine Blende auszusehen hat kein
Problem bei Blitzblenden. Nie gewesen, höchstens teuer. Beispiel sind
Thermalpads, spezielle Kontaktierungen für in (z.B. Masse-)
Kupferflächen damit beim Löten die Energie in die Durchkontaktierung und
nicht in die Kupfermasse hineinfließt.


Gruß

Uwe

 

[Markus Gronotte]

"Thomas Rehm"

Hi,

Ich hatte mir vorgenommen "die" 14 Tage ab dem 25.08.2004 noch
abzuwarten

Es war die Rede von "ca. 15 Werktagen": 1 Woche hat derzeit 5 Werktage.

stimmt. machen wir den 16. daraus.

 

[Arne Rossius]

Martin Laabs wrote:

Ja. Das steht im Manual. Ist etwas kompliziert weil man erst eine
Massefläche mit dem Namen erzeugen muss und sie dann freirechnen
lassen.

Danke, da muss man erst mal drauf kommen! Hat aber geklappt, und sogar
die Lötaugen hat er schön mit 4 Leiterbahnstummeln mit der Fläche
verbunden.

Gemein ist aber das dabei auch Inseln entstehen die
nicht mit dem Netz verbunden ist.

Wieso gemein? Spart Ätzmittel.



Gruß,
Arne

 

[Arne Rossius]

Fritz Schoerghuber wrote:

Help Polygon Die Breite der aeusseren Begrenzung wird mit "change
width" eingestellt. Da empfehle ich eher duennere Bahnbreiten, damit
Eagle weniger "Inseln" produziert. mit "change isolation" kannst Du
dann die Abstaende zu den "regulaeren" Leiterbahnen festlegen. Bsp.:
eine Masseflaeche produzieren change width 0.01 (Begrenzung 10mil
breit) change layer bottom (auf der Loetseite) poly test01
(Polygonzug mit Netzname "test01") Dann das Polygon mit dem Cursor
aufspannen. Du kannst das Polygon ruhig quer ueber die vorhandenen
Leiterbahnen ziehen, Eagle rechnet dann mit dem Befehl "Ratsnest" die
Flaechen frei.Beim Schliessen des Polygonzuges behelfe ich mir gerne
mit grosser Zoomstufe um den Anfangspunkt genau zu treffen.

Danke!

Doch, beim Aetzen bleiben in den 90° Kehlen oft unschoene Kupfer-
reste stehen (="Baerte").

Interessant. Ich werde mal drauf achten, wenn die ersten Platinen fertig
sind, ob da Reste stehen bleiben. Oder gilt das nur für
semiprofessionelles Selberätzen?


Gruß,
Arne

 

[Fritz Schoerghuber]

Am 02.09.2004 14:14 schrieb Arne Rossius:

Fritz Schoerghuber wrote:

[...]


Doch, beim Aetzen bleiben in den 90° Kehlen oft unschoene Kupfer-
reste stehen (="Baerte").


Interessant. Ich werde mal drauf achten, wenn die ersten Platinen fertig
sind, ob da Reste stehen bleiben. Oder gilt das nur für
semiprofessionelles Selberätzen?

Ich aetze meine Kleinserien (zweiseitig, max 200x230mm) prinzipiell
selbst. Denn was bei meiner Belichtungsmaschine (Isert) und in der
Aetzkuevette (ebenfalls I...) nach 20min herauskommt und fehlerlos
ist kann von *jeder* professionellen Firma problemlos in Serie ge-
fertigt werden. Grenze dieser Technik sind allerdings 2 Leiterbahnen
zwischen den DIL-Pins eines IC (ca. 5mil Breite). Ab dann steigt die
Ausschussrate und es wird zum "Gluecksspiel". Als Basismaterial bin
ich mit RS-Components und Bungard sehr zufrieden. Allerdings sollten
die Platten nicht laenger als 6 Monate liegen.
Die Layouts drucke ich mit dem Adler auf Laser-geeigneten Transparent-
film (wie in der FAQ geschrieben); Drucker ist Brother HL-1450 mit
Postscript. Funktioniert problemlos unter XP und Eagle.
Belichtet wird 60s (4 UV-Roehren),
entwickeln mit 10g NaOH auf 1l handwarmes (40°C) Wasser.
Geaetzt wird mit 750g FeCL3 auf 2L Wasser in der Kuevette
bei 48°C ca. 20min. (Ich lass' meistens durch die Masse-Polygone so
viel CU wie moeglich auf der Print)

Gruß,
Arne

hth fritz

 

[Henning Paul]

Arne Rossius schrieb:

Danke, da muss man erst mal drauf kommen! Hat aber geklappt, und sogar
die Lötaugen hat er schön mit 4 Leiterbahnstummeln mit der Fläche
verbunden.

"Thermals" heißen die.

Gruß
Henning
--
henning paul home: http://www.geocities.com/hennichodernich
PM: henningpaul@gmx.de , ICQ: 111044613

 

[Arne Rossius]

Henning Paul wrote:

"Thermals" heißen die.

Danke! Dafür sind die ja auch eigentlich gut, damit man beim Löten nicht
die ganze Massefläche aufheizen muss.


Gruß,
Arne