Impedanzanpassung in LVDS-Signalisierung

A

Acido Cinico

Guest
Liebe Freunde, ich brauche deine Hilfe für eine LVDS Frage. Nach Ihrer direkten Erfahrung, wie wichtig ist Impedanzanpassung in VHDL-Signalisierung bei 150Mbps und für einen 1m Abstand Punkt zu Punkt-Kommunikation? Wie viel das Auge Muster wird geschlossen, wenn ich nicht an die 100 Ohm differenziellen Impedanz-Spezifikation? Ich kann nur passen die Spur / Leitungslängen und zwingen die diff.pairs nahe genug zueinander verlaufen. Lassen Sie mich wissen, Ihre Meinungen und Erfahrungen. Regards, AC
 
Eine weitere Frage an Sie: in Punkt zu Punkt, board to board, LVDS-Kommunikation, hat jemand Erfahrung bei der Platzierung Vorwiderstände am Boden Signale, um Ground Bounce zu minimieren? Eine solche Lösung ist in RS485-Verbindungen verwendet. Lassen Sie es mich wissen. AC
 
Ich habe LVDS Links für den Anschluss von zwei Boards in einer Entfernung von mehr als 3 Metern verwendet, arbeitet bei 175 MHz. Es funktioniert gut. Keine Serie Kündigung verwendet, und ich bin mir nicht sicher über die Güte ihrer Nutzung unter Berücksichtigung der Eingabe Unterschiedsschwelle, aktuelle Treiber-Funktionen ...
 
Dear All Ich würde gerne mehr über Ihre LVDS-Signal zu kennen. Meinten Sie LVDS von FPGA-Port oder Form LVDS-IC.
 
Ich bin mit LVDS für die Kommunikation zwischen FPGAs auf verschiedenen Boards. Ich erlebe Signalverlust Probleme auf dem PLLs, wenn ich 10 oder mehr FPGAs in der Kette zu bekommen. Jede Hilfe?
 
Könnten Sie besser zu erklären, Ihr Design? Ein Diagramm helfen könnte. Sind Sie ein Mehrpunktkonfiguration?
 
Ich bin nicht mit einem Mehrpunktkonfiguration aber mehrere Punkt-zu-Punkt-Verbindungen. Jedes Board verfügt über einen RX-und einen TX Abschnitt, der die gleichen Daten erhalten überträgt. [/Img]
 
Ich denke, man Serialisierung der Daten, so dass Sie die Uhr in jeder "RX"-Block mit den Daten wiederherzustellen und Sie sind Fütterung der "TX"-Block mit den wiederhergestellten Daten und Uhr, ist es wahr? Können Sie detailliert die TX / RX-Blöcke? Was ist mit Datenkodierung?
 
Nein, es ist Uhr nicht aus den Daten extrahiert. Ein differentielles Paar wird verwendet, um Uhr von einem Brett zum nächsten in der Kette zu übertragen, während 5 weitere Paare nur für Daten und synchronisiert werden. So ist Datencodierung nicht entscheidend. Was passiert, ist eine PLL Verlust sperren, wenn die Gesamtzahl der Karten in der Kette 10 oder mehr ist. Ich dachte, es könnte ein Problem mit der Stromversorgung werden - zu viel Lärm auf der PLL versorgen - aber nach einer Menge verschiedener Tests, kann ich es ausschließen.
 
Die PLLs sind in den FPGAs in jedem Board integriert. Jedes verfügt über einen FPGA bekam. Jedes FPGA verfügt über eine PLL, die auf die eingehenden LVDS Taktsignal (~ 20 MHz) sperrt und liest die serielle LVDS-Daten. Ein neues Taktsignal (in-Phase mit, dass die Daten) erneut an das nächste-in-Chain Board.
 
"Acido Cinico", wenn Sie jeweils zwischen zwei Brettern Uhr und Senden von Daten sind, was machst du mit dem PLL für? Ich meine, wenn Sie zB board 1 (B1) und Brett 2 (B2) und B1 sendet Daten synchron zur steigenden Flanke des übertragenen Uhr, B2 können die Daten in der fallenden Flanke des empfangenen Uhr zu lesen. Ich glaube ich immer noch nicht in meinem Kopf haben ein vollständiges Bild von Ihrem Entwurf.
 
Dies ist, wie Daten und Takt aussieht. Sie können sehen, dass Datenleitungen Übergängen synchron zum Takt sind, um das Rauschen zu minimieren. So brauche ich eine 180 °. verzögert, 2x Uhr im FPGA Daten Zeilen zu lesen. Hope this helps, um mein System Figur. So sagen Sie, dass Sie ein System, in dem Sie senden ein 175MHz Takt mit Ihren Daten haben, und Sie haben keine Probleme mit dem Lesen Ihrer Daten auf der abfallenden Flanken des Taktes? Bitte erläutern Sie Ihr System. Welches Kabel Typ sind Sie? Was Anschlüsse? Wie viele Schichten in Ihre Leiterplatten?
 
In meinem Design-Daten serialisiert wurde, war ich über Ihre Lösung erraten. Sie sagten, Sie waren über die PLL verlieren das Schloss zu denken, hast du testen Sie die Lock-Signal der PLL? Ich nehme an, dass intern mit dem FPGA Sie mit dem x2 Uhr im Einsatz sind, ist es richtig? Wie erzeugen Sie die Uhr auf die nächste Platte? Sind Sie usign Altera FPGAs? Welches Gerät? Gibt es DDR-Register?
 
Ich weiß genau, dass die PLL ihre Sperre verliert, seit ich den 'locked' Ausgang des PLL Megafunction in den FPGA bin. Jedes Mal, PLL verliert seine lock ich ihn mit Gewalt zu re-lock und ich kann dieses Ereignis von den Ausgängen der jedes Brett zu sehen. Ja, ich bin mit dem x2-Uhr für den internen Betrieb des FPGA und der Ausgang Takt für die nächste Platte wird durch ein Schieberegister mit der anliegenden Clock Bitstream geladen generiert. Ja, ich bin mit einem @ ltera Cyclone FPGA. Weiß nicht, ob ich kann mit DDR-Register, seit ich mit dedizierten LVDS-Ausgänge und nicht DDR gewidmet Ausgänge bin. Sie haben vergessen, mir zu sagen, wie viele PCB-Schichten sind in Ihrem Design. Haben Sie Respekt der erforderlichen LVDS verfolgen Impedanzen? Erzähl mir von den Kabeltypen Sie verwenden. Vielen Dank für Ihre Hilfe.
 
Ich glaube das Problem ist nicht in PCB noch Verkabelung, jedenfalls: - PCB: 14 Schichten, 75Ohm. - Kabel: geschirmt Twisted-Pair, 100 Ohm. Heute fange ich meinen Urlaub, so viel Glück und halten Sie mich über Ihre Fortschritte informiert.
 
Überprüfung der Jitter in den Takteingang für ur pll. wenn die Uhr sehr nervös dann pll kann gehen von Lock
 
Sehr geehrte Kib, ich kann wirklich nicht verstehen, warum dieser Clock-Jitter wird nur angezeigt, an der n-ten Bord, wenn n größer als zehn. Mein System ist so konzipiert, dass jedes Brett Takt und Daten empfängt und anschließend regeneriert neue Takt-und Datensignale synchron. Es sollte kein Jitter überhaupt, weil sie n, unabhängig, Punkt-zu-Punkt-Verbindungen. Wissen Sie, ob A * Cy * FPGAs eine hohe Empfindlichkeit gegenüber PLL Stromversorgungsrauschen haben? Vielleicht ist das die Ursache meiner Verlust sperren. Regards, AC
 
[Quote = Acido Cinico] Liebe Kib, ich kann wirklich nicht verstehen, warum das Clock-Jitter wird nur angezeigt, an der n-ten Bord, wenn n größer als zehn. Mein System ist so konzipiert, dass jedes Brett Takt und Daten empfängt und anschließend regeneriert neue Takt-und Datensignale synchron. Es sollte kein Jitter überhaupt, weil sie n, unabhängig, Punkt-zu-Punkt-Verbindungen. Wissen Sie, ob A * Cy * FPGAs eine hohe Empfindlichkeit gegenüber PLL Stromversorgungsrauschen haben? Vielleicht ist das die Ursache meiner Verlust sperren. Regards, AC [/quote] Hallo. Ausgangs-Jitter der einzelnen Cyclone FPGA ist 500ps. Es ist nicht disapperars, es wird gesammelt und verzerrt Pflicht Parmeter. Aber dieser Parameter ist sehr wichtig für PLL. Wenn Sie 45 ... 55% Tastverhältnis überschreiten, wird PPL verlieren einen Träger. Somit hängt die maximale Länge der Kette auf Arbeitsfrequenz. Eine höhere Frequenz führt zu einer geringeren Anzahl von Geräten in der Kette. Auch FPGA-Ausgang nicht das gleiche wie im realen LVDS-Chip. Ausgang wird benötigt, um ausgeglichen werden. Bitte studieren angehängten PDF (ich erinnere mich nicht, wo ich es habe).
 
Sehr geehrte YUV, ist mein Taktfrequenz 45MHz -> 22ns Zeit. Ich denke, eine 22ns Zeitraum kann ein 0.5ns Jitter vertragen. Diese 0.5ns Intervall sollte nicht kumuliert werden, da jede Karte neu generiert Taktsignal. Infact, der Ausgang Takt wird durch eine State-Machine generiert und es ist genau so, wie Output-Daten behandelt.
 
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