Frage zur Serienterminierung

[Hans Lohninger]

"Thomas Pototschnig" <thomas.pototschnig@gmx.de> wrote in message
news:3qup85Fgr45pU1@individual.net...

Hallo,

ich hatte eine ähnliche Frage schonmal vor einiger Zeit gestellt, sie
konnte aber auch nach längerem Googeln nicht wirklich geklärt werden.

Es betrifft die Serienterminierung, bei der durch Serienwiderstände in
Leitungen die Reflexionen vermindert werden soll. Bei Clock-Leitungen hab
ich das inzwischen Begriffen, wann man Serienterminierung verwenden
sollte.

Das was mir aber nicht klar ist:
Ich hab hier:
http://www.fpga-dev.de/schematics/VIRTEX_II_BOARD_FPGA_MEMORY.pdf
einen Schaltplan von einem FPGA-Development Board bei dem das SDRAM (oben
rechts) nur auf einer Seite terminiert ist. Ich hab aber keine Ahnung
wieso. Kennt sich damit jemand aus?

Eine kurze Erklärung zur Serienterminierung gibt's hier:
http://www.vias.org/mikroelektronik/line_termination.html

Grüße,

Hans

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Hans Lohninger
EPINA GmbH - Software Development Lohninger
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