Zusätzliche Einheit nach der Synthese

[sheikh]

Hallo Dears Ich schrieb ein VHDL-Code und dann Synthese ist. Das Ergebnis der Synthese enthält eine Einheit, dass es nicht in meinem Datenpfad. (In der beigefügten Figur, zwischen ADD / SUB und ein Register, dass mit ihm verbunden). es ist ein FD (ein 32-Bit D_ff), Könnten Sie mir bitte sagen, warum ISE produziert dieses Gerät nach der Synthese? und wie kann ich das ändern Sie den folgenden Code, dass ADD / SUB REG_4 direkt verbinden? Grüße Mostafa

 MUX4: mux_2x1_32bit port map (INPUT1 => C1_sig, INPUT2 => C3_sig, SEL => Select_1, OUTPUT => out_mux4_sig); Prozess (clk) beginnen if (clk = '1 'und clk'event) dann, wenn add_sub_0 = '0' und dann out_Add_sub_1_sig clk, Rout => C4_sig);

 

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Scheich, out_Add_sub_1_sig ist ein Register, das Sie von Ihrem REG32_bit Beispiel gefolgt. Sytnthesis produzieren genau, was Sie codiert. Ich sehe nicht ein Problem. Wenn Sie nicht wollen, dass die zusätzliche registrieren entfernen Reg_4 Instanz und führen Sie die Zuordnung C4_sig