Xilinx Core und Probleme ...

[Lykos1986]

Ich habe den folgenden Code erstellt: library IEEE; Verwendung IEEE.STD_LOGIC_1164.ALL; Verwendung IEEE.STD_LOGIC_ARITH.ALL; Verwendung IEEE.STD_LOGIC_UNSIGNED.ALL; ---- Auskommentierung der folgenden Erklärung, wenn das Instanziieren Bibliothek - - alle Xilinx Primitiven in diesem Code. - Bibliothek UNISIM; - Nutzung UNISIM.VComponents.all; Einheit binary_cunter_topmodul ist Port (clk: in std_logic; ACLR: in std_logic; Q: OUT std_logic_vector (3 downto 0)); Ende binary_cunter_topmodul; Architektur von Behavioral binary_cunter_topmodul ist Bestandteil wrapped_c_counter_binary_v8_0 port (clk: in std_logic; ACLR: in std_logic; Q: OUT std_logic_vector (3 downto 0)); End-Komponente; beginnen U0: wrapped_c_counter_binary_v8_0 Port Karte (clk => clk, ACLR => ACLR, q => q); Ende Behavioral; Und auch ich habe eine 4bit Binary Counter-IP-Core mit dem Xilinx Core Generator erstellt. Aber wenn ich versuche, um die Haupt-Datei die folgende Fehlermeldung angezeigt implementieren ERROR: NgdBuild: 604 - Logical Block 'U0' mit Typ

 

[sree205]

Ich denke, wahrscheinlich gibt es eine falsche Schreibweise von einigen Port mit dem Zähler instanziiert.

 

[Lykos1986]

Wahrscheinlich ist das Problem bei der Benennung des Kerns in der Ise-Projekt. (Siehe folgendes Bild). In der VHDL-Code, den wir gerade die Benennung des Port-Karte mit dem Namen U0 aber in der Quellen-Fenster die U0 ist nicht nur ein Name, den ich geben, aber wahrscheinlich aus dem Programm generiert. Die im Lieferumfang enthaltene Bild ist aus einem Xilinx Beispiel. Wie kann ich das U0 vor meinem Kern hinzufügen? Helfen Sie bitte

 

[sree205]

Hallo, wenn Sie auf den Kern Name unter dem Modul Blick rechts klicken, wird u get ein Menü, um den Namen zu ändern. unter, dass, entfernen Sie das U0 und den Namen ändern, um nur "wrapped_c_counter_binary_v8_0" und dann resynthetisieren. hoffe, es funktioniert. Beifall