Wirkung von ED auf Uhr Verlustleistung

[a_shirwaikar]

hallo, ich wollte wissen, ob das Tastverhältnis des Taktsignals wirkt sich direkt auf die Verlustleistung? das Tastverhältnis würde die durchschnittliche Spannung über eine Taktperiode zu definieren, so dass die entstehende Verlustleistung aufgrund Uhr Verlustleistung würde auf dem gleichen abhängen, wäre es nicht? Jede Hilfe wäre sehr dankbar. Vielen Dank!

 

[Georgy]

Mit der Abhängigkeit von Situation auch sein mag oder nicht. Was ist Schema der Antrag?

 

[leo_o2]

Für reine Logik, sollte seinen Einfluss gering sein, wenn die Einschaltdauer ist nicht nahe bei 0 oder 100%.

 

[Teddy]

Lassen Sie betrachten CMOS-Prozess. Wenn Sie 50% Einschaltdauer Uhr Zulauf zum Wechselrichter, was mittlere Strom durch Wechselrichter wird von der Stromversorgung? Dann ändern Sie das Tastverhältnis auf 90% und 10% sehen Sie die Differenz Minuskel. Das ist, weil in CMOS es nicht auf Spannung Ebene, sondern auf die Übergänge angewiesen ist. Wenn Sie 0% oder 100% ED haben die gleichen Wechselrichter = 0 Idd haben. Aber wenn man die Taktfrequenz ändern IDD wird zu ändern. Ja, wenn Sie VDD wird von 1V bis 5V die idd bewegen wird sich auch ändern. Grund dafür ist, dass der Stromverbrauch der CMOS-Inverter ist meist Querströme zwischen VDD und GND (I Vernachlässigung Aufladen des Tors etc)

 

[a_shirwaikar]

das stimmt .. aber was ist mit einfachen Verlustleistung des Taktsignals durch die Übertragung Leitungswiderstand / Impedanz? als Wärme oder andere Faktoren? ist das wirklich vernachlässigbar? und wouldnt, dass im Durchschnitt Taktspannung hängen über eine Periode? Ich bin Vernachlässigung der CMOS-Inverter in meine Gedanken hier und gerade Fokussierung auf die sich ausbreitende Taktsignal durch einen Draht mit endlichen physischen Widerstand ..

 

[leo_o2]

Analyse vorgenannten übernimmt keine Leckage im Gerät, die wahr ist für alte Verfahren. Doch für tiefe sub-micro-Verfahren wird Leckage immer größer. Wenn diese Leckage betrachtet wird, könnte duty cycle beeinflussen den Stromverbrauch. Und Leitungswiderstand wird auch dazu beitragen, mehr Stromverbrauch.

 

[Georgy]

und Draht-Widerstandsmessungen wird auch dazu beitragen, mehr Stromverbrauch.

Wenn Länge des Drahtes ist groß. Der aktive Widerstand ist sehr klein, ist reaktiv Widerstand nicht Stromverbrauch.

 

[Teddy]

Die Last-Effekte oder Leckagen sind nicht zu vernachlässigen - ich vereinfacht. Aber zur gleichen Zeit - Leckage ist bezeichnend, wenn Sie unter 65 nm (Ich bezweifle Leute hier so etwas) Kapazitive Last zu gehen - was sie tut? verlangsamt sich die Kanten, da Ausgangs-FETs, um die Last in Rechnung stellen müssen. Also selbst wenn ich stark vereinfacht hält er immer noch. Ich denke, das ist ein gutes Papier: focus.ti.com/lit/an/scaa035b/scaa035b.pdf

 

[a_shirwaikar]

Dank Teddy .. haben u got mehr Links zu guten Papiere auf den Stromverbrauch in CMOS-ICs und Methoden, um das gleiche zu minimieren?

 

[grvkpr18]

Dies hängt davon ab, ob Ihr Design ist auf ausgelöst oder getriggert

 

[RCinFLA]

Für CMOS-Gattern wird das durchschnittliche Treiberstrom C * V * F, wobei C die Eingangskapazität ist, ist V Versorgungsspannung, und F ist Taktfrequenz. Es ist dieselbe für alle Einschaltdauer und die Stromimpulse treten während der Übergänge. Dies ergibt insgesamt Macht als CFV ^ 2, zu vernachlässigen Leckage. Leakage wird ein wichtiges Thema für die Deep-Submicron-Prozessen. Es beginnt zu einem echten Problem werden bei 90 nm und kleiner Geometrie. Viele submicro ICs haben mehrere Gateoxiddicken zum Gate-Schwelle. Untere Schwelle ergeben schnellere Geräte, aber höhere Leckagen. Höhere Schwelle ergibt geringere Leckage, aber langsamere Geräte. Die dickere Oxid ist auch für höhere Spannung I / O ist notwendig. Bei einem komplexen IC der Clock-Tree kann signficant Addierer gesamten Chip-Stromverbrauch werden. Branch Clock-Gating verwendet wird, um herunterzufahren Uhr auf inaktiv Funktionsblöcke in den IC um Strom zu sparen.