Wirkung der Empfindlichkeit Liste auf der Hardware in VHDL generiert

[s3034585]

hallo kann jemand mir sagen, was ist die Wirkung der Entfernung der Signale von der Empfindlichkeit Liste in einem VHDL-Code. Unten ist der Code dafür. zunächst nur signalisieren in der sensitvity Liste erwähnt wird und dann später sowohl a und b sind in der Empfindlichkeit Liste erwähnt. Kann jemand mir sagen, der Unterschied auf c-Ausgang und die Hardware in beiden Fällen generiert. Dank Einheit Studie ist Port (a: in std_logic; b: in std_logic; c: out std_logic); Ende Studie; Architektur Behavioral der Studie ist zunächst Verfahren (a) zu beginnen, wenn (a = '1 'und b = '0') oder (a = '0 'und b = '1') then c

 

[gnomix]

[Quote = s3034585] Hallo kann jemand mir sagen, was ist die Wirkung der Entfernung der Signale von der Empfindlichkeit Liste in einem VHDL-Code. Unten ist der Code dafür. zunächst nur signalisieren in der sensitvity Liste erwähnt wird und dann später sowohl a und b sind in der Empfindlichkeit Liste erwähnt. Kann jemand mir sagen, der Unterschied auf c-Ausgang und die Hardware in beiden Fällen generiert. Dank Einheit Studie ist Port (a: in std_logic; b: in std_logic; c: out std_logic); Ende Studie; Architektur Behavioral der Studie ist zunächst Verfahren (a) zu beginnen, wenn (a = '1 'und b = '0') oder (a = '0 'und b = '1') then c

 

[tut]

Das Weglassen Signal in der Empfindlichkeit Liste in VHDL Ergebnisse in der Simulation / Synthese mismatch .. In der Simulation, wont u gewünschten Ergebnisse "coz den Prozess wont auslösen, wenn es eine Veranstaltung über die versäumte Signal zu bekommen ... ABER alle (gelesen wichtigen?) Synthese-Tools ignorieren Empfindlichkeit Liste, so u'll erhalten die gewünschte Hardware .. tut ..

 

[eltonjohn]

HALLO .. VHDL ist eine in innewohnenden allgemeinen parallel Sprache .. Es gibt kein Register Logik Primitiven. Im Um die Sprache in einer "behavioral" Abstraktionsebene verwenden ... Das heißt, es zu benutzen, um das Verhalten der Schaltung im Laufe der Zeit geben, haben wir zu "zwingen" sequentiellen Anweisungen. In der Logik-Synthese gibt es eine goldene Regel durch die Synthese Unternehmen, wie sie "REGISTERED LOGIC" implizieren umgesetzt. Dies ist mit dem PROCESS STATEMENTS getan .. der Regel geht so: PROCESS für REGISTERED LOGIC 1 verwendet) schreibt ein Prozess, der "nicht" sind alle Eingänge in der Empfindlichkeit Liste 2) die Verwendung incompletly specified "wenn-der-elsif" (achten Sie auf die elsif hier) zu implizieren, dass ein oder mehrere Signale muß ihren Wert HOLD (dies ist die KEY) 3) Verwenden von Variablen in einer Weise, dass sie halten ihren Wert zwischen Iterationen des Prozesses .. -------------------------------------------------- --------------------------- PROCESS für kombinatorische Logik 1) verwendet Die Empfindlichkeit Liste enthält alle Eingänge 2) die assigment Erklärungen für das PROCESS geschrieben OUTPUTS alle möglichen Kombinationen der Prozess-Inputs

 

[barkha]

=> Die Empfindlichkeit Liste ist eine Reihe von Signalen, die den Prozess empfindlich ist. Jede Änderung in dem Wert der Signale in der Empfindlichkeit Liste sofortigen Ausführung des process.If die Empfindlichkeit Liste nicht angegeben ist Ursache, muss man eine wait-Anweisung enthalten, um sicherzustellen, dass der Prozess zu stoppen. Sensitivity Liste ist für alle Signale, die innerhalb des Prozesses zu lesen sind, bestehen. => Synthesis ist der Prozess der Erzeugungsschaltung / Gate-Level-Implementierungen von VHDL-Modell "Getting Simulation Synthese Mismatch wenn die Empfindlichkeit Liste nicht in Verfahren gegeben ...." Synthese-Tools oft ignorieren Empfindlichkeit Liste, aber Simulationswerkzeuge nicht ... Wenn richtige Empfindlichkeit Liste nicht in Prozess angegeben, vergessen Signal wird Unterschied im Verhalten der simulierten Modell und das synthetisierte Design führen