Wie simuliert man Netzliste mit gated Uhr?

[davyzhu]

Hallo alle, Wenn ich Netzliste (Verilog-Stil) mit gated Uhr simulieren, fand ich den Ausgang ist sehr unterschiedlich, was ich sehe in RTL-Ebene (mit viel rot 'xxxx'). Also füge ich in NCSim tfile der Verzögerung und der Zeitpunkt Check-in Bereich "Global" verboten (Weil das Design haben kein Gedächtnis wie RAM / FIFO). Die Netzliste Wellenform scheint besser zu sein, aber es gibt auch einige unwesentliche Unterschiede zwischen RTL und Netzliste Wellenformen (zB einige Signal haben einen Takt voraus und einige Signal haben einen Takt Verzögerung). Ich denke, gated Uhr nicht wie original Verhalten Uhr und einführen Rennen. Aber wie soll Uhr Simulationsverhaltens Gated verstehen? Kommentare oder Verweis wird geschätzt! Vielen Dank! Mit freundlichen Grüßen, Davy

 

[zhangpengyu]

Hilfe "

 

[Peter Chang]

Ich denke, das Problem, das Sie sah durch die Initialisierung verursacht wird. Stellen Sie sicher dass die Initialisierung Werte für alle Signale in RTL Leval. Ansonsten nach der Synthese, in der Gate-Level-Simulation bilden, würde die zeitliche Differenz zu unerwarteten oder unbekannten Werte Werte.

 

[Shurik]

Hallo Davy! Sie können Ihr Verhalten synthetisieren verilog whith Option nicht ändern CLK.

 

[satya_422]

Hallo U getan nach der Synthese, Grund 1: U kann nicht initialisiert, dass gated Taktsignal aktivieren oder 2.there kann voilation (Setup / Hold) werden .. - Satya

 

[maxnil]

Der wahrscheinlichste Grund dafür, dass Sie 'fremd' Ergebnis bei der Simulation einer Gate-Netzliste mit Gated Clocks erhalten, ist, dass die verschiedenen Gated Clocks an verschiedenen Delta-Zeit zugeordnet sind, und wodurch sich, dass der Rand-Register sind nicht ausgewertet / in den dafür vorgesehenen ausgelöst genau die gleiche Delta-Zyklus. Ein klein Ein einfaches Beispiel Probleme mit Tor Uhren in Simulationen (wenn nicht mit einem beliebigen Zeitpunkt) ist hier dargestellt:

 zuweisen GCLK = clk & ermöglichen; immer @ (posedge clk) beginnen b 'c' in der gleichen Takt ( aber nicht in der gleichen Delta-Zyklus). Wenn Sie eine kleine Verzögerung auf 'b' und 'c' hinzufügen, dann wird es funktionieren. Aber Verzögerungen bei der RTL-Code ist hässlich. Beim Ausführen einer Gate-Level-Simulation sollte man Timing-Daten von Ihrem Synthese-Tool, dann wird alles 8hopefully) verhalten, als wäre es in der realen Chip. Wie üblich kann ich die Dinge in einem komplizierteren Weg als notwendig erklärt habe.

 

[davyzhu]

Thanks a lot! Ich benutze DC bis gated Uhr generieren. Ich hörte Riegel ist nur in gated Uhr im ASIC-Design verwendet. Ist es richtig? Ich denke, es muss ausgeblendet werden Takt Ursache des Problems. Ich sehe die Wellenform. Und ich dachte, Daten und Takt ändern gleichzeitig dh bei gleicher Deltazeit (I verboten Zeitverzögerung auf globaler Reichweite) gefunden wird, wird Zeitumstellung folgen die Daten zu ändern. Wie wir alle wissen Daten ändern müssen sich an die Zeitumstellung. So schätze ich, es muß gated Uhr Ursache einige logische Abfolge Chaos im Simulator. Mit freundlichen Grüßen, Davy

 

[spauls]

Versuchen Sie, Clock-Gating im POWER-Compiler und gewährleisten damit Timing. oder schau clock_gating_check in PT.

 

[Shurik]

[Quote = davyzhu] Thanks a lot! Ich benutze DC bis gated Uhr generieren. Ich hörte Riegel ist nur in gated Uhr in der ASIC-Design verwendet. Ist es richtig? Ich denke, es muss ausgeblendet werden Takt Ursache des Problems. Ich sehe die Wellenform. Und ich dachte, Daten und Takt ändern gleichzeitig dh bei gleicher Deltazeit (I verboten Zeitverzögerung im globalen Gültigkeitsbereich) gefunden wird, wird Zeitumstellung folgen die Daten zu ändern. Wie wir alle wissen Daten ändern müssen sich an die Zeitumstellung. So schätze ich, es muß gated Uhr Ursache einige logische Abfolge Chaos im Simulator. Mit freundlichen Grüßen, Davy [/quote] Hallo! Ich denke, was! Wenn Sie verwendet haben nur Klinke, müssen Sie die Variable hdlin_latch_always_async_set_reset = "true"

 

[davyzhu]

Hallo Schurik, Können Sie mir sagen, welches Werkzeug Sie? Vielen Dank! Mit freundlichen Grüßen, Davy

 

[Shurik]

[Quote = davyzhu] Hallo Schurik, Können Sie mir sagen, welches Werkzeug Sie? Vielen Dank! Mit freundlichen Grüßen, Davy [/quote] Hallo! dc_shell oder im GUI-Modus design_analyzer - $ $ y $ ynop

 

[research235]

hallo davyzhu kann u bitte sagen, wie SDF-Datei im Vorschulalter Layout zu generieren .. i in ur ur Nachricht Simulation der Gate-Ebene Netzliste mit SDF lesen, bin ich mir nicht sicher, wie diese Datei auf synsthesis Ebene erzeugen .. u könnte mir bitte sagen Sie den Befehl für DC Suresh verwendet

 

[sumit_techkgp]

U haben ein Initialisierungs-Problem in ur Netzliste