R
roger
Guest
wenn die Benutzung Verilog, haben wir
top.module1.module2.signal
aber wenn mit gemischten HDL
zum Extrahieren von Signalen innerhalb
<img src="http://www.edaboard.com/images/smiles/icon_cry.gif" alt="Crying or Very sad" border="0" />
top.module1.module2.signal
aber wenn mit gemischten HDL
zum Extrahieren von Signalen innerhalb
<img src="http://www.edaboard.com/images/smiles/icon_cry.gif" alt="Crying or Very sad" border="0" />