Wie LEC in RTL tun vs Gating-Uhr-Netzliste (Power-Compiler)

H

hgby2209

Guest
Ich benutze Verplex lec formale Überprüfung vornimmt.
Ich habe Gating-Uhr-Gate-Ebene Netzliste synthetisiert, die von DC Strom-Compiler.
Aber die formale Prüfung der RTL vs Tor Netzliste haben unmatch Punkte, und wenn ich nicht Gating-Uhr-Netzliste, die formale Prüfung bestanden wurde.

Kann irgend jemand kann mir sagen, wie man in LEC RTL tun vs Gating-Uhr-Netzliste mit Verplex lec?

 
Ich habe Nutzung Verplex zu tun LEC viele Male.Ich glaube, Sie können nicht das Richtige für Ihre Netzliste gesetzt haben.Bitte überprüfen Sie Ihre Einstellung, ich glaube, Sie können passieren.Clock-Gating keinen Einfluss auf die LEC.

 
Ist es reasonal, dass das Ergebnis zwischen den dynamischen Gate-Level-Simulation und die statische formale Prüfung ist anders?In einem gewissen Grad, denke ich, sollte die Antwort ja.

 
Ich hatte herausgefunden, den Befehl, um dieses Problem zu beheben.
Es ist "gesetzt flach Modell-gated_clock".

 

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