Wie Implementieren Divisio Funktion auf Xilinix V4?

[omara007]

Hallo Leute

Ich versuche, ein Geschäftsbereich Funktion auf Xilinx V4 umzusetzen.Was ich weiß, ist, dass nur Multiplikatoren aufgebaut sind in. Mit anderen Worten, es ist im Gegensatz zu ASIC, in dem ich eine DW-Komponente für den Multiplikator zu ziehen.

Hat jemand eine Arbeit um Gestaltung Trennwände in FPGAs, ohne dass tatsächlich Code ein Teiler von Hand?

 

[sameem_shabbir]

Es ist ein IP-Core in Xilins ISE-Core-Generator mit dem Namen "Pipline Divider" oder "Divider Generator" in MATH Funktion Kategorie.

Nachteil ist jedoch, dass Code ist nicht sichtbar.