Wie Gate-Oxid über Stress auf LDO Passgliedes zu verhindern?

[tshiu]

In tiefen Submikrometerbereich-Technologien ist die Dicke des Gate-Oxid bis zu erhöhen skaliert. In der Zwischenzeit die Durchbruchspannung der Gate-Drain-Source-oder auch vermindern. Nehmen LDO Schaltungen zum Beispiel im Shutdown-Modus, Vout wird auf 0V entladen, sondern den PMOS-Pass Elements Gate-und Source-Terminals wird eng mit VDD (4,5 V) als der Abbildung unten, um auszuschalten Passgliedes im Shutdown-Modus. Dies wird in Überbeanspruchung auf Vgs und Vds führen. Hat Cascading PMOS zwischen Vout und Passgliedes Relax Dieses Fragen oder gibt es andere besser moethod?

 

[dick_freebird]

Wenn Sie schwimmen kann der Körper (SOI-oder Multi-Well), dann können Sie stapeln die FETs und teilen sich die Spannung. Ihre VGB und Vgs Bewertungen sind wahrscheinlich die gleichen, aber VGB ist nicht immer rief.

 

[tshiu]

Wenn ich die Architektur als Pass-Element (wie die Abbildung unten), ein Kern Kaskodierung PMOS unter Pass-Element verwenden, ist besser PSR sicherlich erreicht. Aber kann es loszuwerden, das Risiko von Schäden GOI?

 

[saro_k_82]

Wie ich verstehe, gibt es keinen VGS Stress, aber Stress VDS entspricht der Versorgungsspannung muss geduldet was ein Problem werden. Wenn Sie eine Kaskodenvorrichtung, wie Sie angedeutet haben nutzen, pflegen die LDO wirklich Low-Drop-out-out sein, zusätzlich zu verursachen große Fläche und die geringe Effizienz. Darüber hinaus ist die VDG Stress wird nicht reduziert. Man könnte die untere Transistor als Schalter verwenden und während sie auszuschalten, binden Sie es der Quelle bis zu einem gewissen Zwischenwert (VDD / 2) zwischen Angebot und Boden, um die VDG-und VSG-Belastungen zu teilen. RON des Schalttransistors würde auf die Drop-out-Spannung hinzuzufügen though.

 

[dick_freebird]

Diese Regelung ist für einen LDO vorausgesetzt, dass die Wache FET-Leckage kleiner als der Steuer-FET (Vds Partitionierung) ist in Ordnung. Es ist immer noch Low-Dropout mit ungefähr 2X auf den Widerstand (Vdrop @ Iload).

 

[saro_k_82]

Dick_freebird, ich hoffe, Sie sind mein Schema verweist, wenn Sie "Das Schema" zu sagen. Ja ich stimme, dass, wenn die untere Transistor als Schalter verwendet wird, kann man den oberen Transistor immer ON und schalten Sie den Boden ein zum Abschalten des LDO. Sie haben Recht, dass dies zu, solange dieser Transistor der VDS Belastungsgrenzen jenseits der Versorgungsschienen sind zu arbeiten.

 

[varunkant2k]

Hallo, Versuchen Sie, NMOS über VGS von PMOS-Pass-Transistor zu verwenden. NMOS-Gate, Sie müssen nicht auf VDD zu verriegeln. Es gibt bessere aktuelle Laufwerk, sondern vergrößerte Fläche.

 

[tshiu]

Ich finde nicht, auf Papier oder in Bezug Diskussion über dieses Thema auf LDO-Pass-Element. Hat jemand kann mir Referenz? Dieses Papier diskutieren TDDB auf nanoskaligen CMOS Zuverlässigkeit, vor allem beim Start-und Standby-Bedingungen. (Auf Seite 1696 und 1697) Es scheint, Pass-Element in LDO wird dieses Problem auftritt, zu.

 

[Jinkyu]

Was ist die Durchbruchspannung der Gate-Oxid-und Drain-Source?