Wie 1 / 3 Einschaltdauer von 50% Einschaltdauer Uhr zu bekommen?

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Alles Gute

Guest
Wie man eine 1 / 3 Zoll-Takt von 50% Einschaltdauer Uhr zu bekommen?
 
Zuerst nehmen Sie die 50%-Signal und verzögern (mit nur Signallaufzeit von Toren oder Verwendung von RC-Schaltung). Dann nehmen Sie die 50%-Signal und das verzögerte Signal und steckte sie in ein UND-Gatter. Das Ergebnis sollte einen Impuls mit einer Einschaltdauer von <50% sein. Der Trick ist, wählen Sie die richtigen R und C-Werte, um Ihnen das Recht zu verzögern. Dies ist abhängig von der Häufigkeit Ihrer Pflicht-Takt ist. Sie sollten den Widerstand eines Potentiometers, so dass Sie stimmen kann es fein. Nun, was ich oben beschreibe, ist eine sehr grobe Open-Loop-Lösung. Wie genau funktioniert die 30% sein müssen? Mit freundlichen Grüßen, v_c
 
mit einem CD4059 oder 74HCT4059 dann können Sie genaue Aufteilung genaue Marke Platz auch mit Hilfe eines Accounts auf seine Marmelade Eingänge brauchte ich denke Programm obige Methode ist zu rought
 
Wenn Sie in IC implementieren möchten, dann verwenden Puffer als Verzögerungselemente, wo durch Dimensionierung steuern Sie Ihre Verspätung. Prakash.
 
VSMVDD - Ich stimme Ihnen zu. Wie gesagt, mir eine sehr grobe Lösung, die ich in der Vergangenheit verwendet haben, wenn ich nicht alle Teile für eine ordnungsgemäße Ausführung ist. Es ist eine "quick and dirty"-Lösung. Mit freundlichen Grüßen, v_c
 
v_C [/tex]
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"mit einem CD4059 oder 74HCT4059" Sie meinen Einsatz Frequenzteiler? Wie mit einem Teiler-by-3 Frequenzteiler? Ja, auf diese Weise können wir 1 / 3 Zoll-Takt aber bei 3-mal niedriger Frequenz. Meine zentrale Anforderung ist nicht erhöhen den Clock-Jitter zu viel.
 
es ist nicht möglich, 1 / 3 ohne passive oder irgendeine Art von PLL oder Pflicht Messung zu erhalten. Denn es ist nicht möglich, steigen oder fallen zu verwalten, ohne Verarbeitung des vollen Signalperiode. Selbstverständlich können Sie Design eine Verzögerungsschaltung. Es ist Sache der Dinge, die diese Bemühungen verdient. Aber man kann 1 / 3 Zoll für zweimal niedrigeren Frequenz als Ihr Eingangsfrequenz bekommen: Auszug Eingangssignal heben und fallen durch die Verzögerungsschaltung (bedeutet, dass Sie die doppelte Frequenz ist Pflicht zu diesem Zeitpunkt nicht wichtig), und bei der Versorgung doppelter Frequenz auf synchronen Zähler. Dann treten Zählers div / 2 und div / 4 Ausgänge UND. Am Ausgang des UND Sie werden ohne Jitter Pflicht erforderlich zu erhalten. Ich erinnere mich nicht Chip-IDs, aber es ist leicht, sie zu lokalisieren. Counter müssen synchron sein, sonst ist es möglich, unerwünschte Spikes UND Ausgabe zu erhalten.
 
/ N teilt die Eingangsfrequenz / Verhältnis von Faktoren von n, so ist es leicht möglich nur mit einem / na PLL ist eine / n Zähler ohnehin als eine 4059, die auch als Teil der PLL so Ihr Recht genutzt werden kann und so bin Ich aber passive Elemente Arent zu teilen brauchte eine 50% Pflicht, um die benötigte Marke Raum und dieser Ausgang eines 4059 erhalten wird unglaublich stabil und voll einstellbar in 1% Schritten oder besser so verändern die Frequenz nur die Marke, um Platz befestigt gewohnt ist die Pläne fand ich online für eine Wasser Brennstoffen beruhenden Gasgenerator i überarbeitet und verwendet es den Stromkreis eines galvanischen Gerät es funktioniert sehr gut in diesem Job zwar youll sehen beide Methoden eingesetzt werden mit einem 555 Timer sowohl Häufigkeit und PWM-Ausgänge erhalten für eine doppelte Ausgangswellenform der Basis freq Neige @ 100Hz - 10 kHz die obere PWM-Ausgang ist programmierbar vollständig mit einem 4059 allerdings für Ihre Arbeit verwenden Sie die 555 müssen auf eigene ist enought können Sie die Proteus VSM Demo von dort Download-Site [url ] www.labcenter.co.uk [/url] oder auch in der Lite-Version V6.6 SP3 geöffnet von ab
 
Alles Gute, du sagtest:
"Meine zentrale Anforderung erhöhen nicht die Clock-Jitter zu viel ist."
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und du nicht Frequenzbereich erwähnt, und wenn es fest oder variabel! sowieso, wenn Ausgangsfrequenz Variable ist nur so ist mit PLL (und die Verwendung von durch 3 geteilt werden Teiler). welches ist am wichtigsten? jitterfrei oder 1/3division Genauigkeit? wenn Beschnitt Genauigkeit ist sehr wichtig, Sie können PLL sonst, wenn Sie Jitter-freie Ausgabe wünschen, können Sie passive Methode. auch für hohe Frequenzen können Sie einige Wechselrichter Puffer zur Erzeugung benötigt Verzögerung zu verwenden. Regards, Davood.
 
Ich danke Ihnen allen für die Antwort. Für meine Aufgabe ist niedrigem Jitter meine Priorität, braucht es nicht eine sehr genaue 1 / 3 Einschaltdauer, ein etwa 1 / 3 ist genug. Die Frequenz kann variabel sein. So schätze ich, mit einem Teiler-by-3 Frequenzteiler ist der einfachste Weg. (Obwohl es mehr Kraft seit 3-mal höheren Frequenz verwendet wird einsehbar.)
 
Verwenden Sie eine Division durch 3 und erhalten Sie 1 / 3 DC, ausgehend von einer Frequenz dreimal so hoch. Ein einzelnes Paket FF ist genug. Werfen Sie einen Blick auf dieser Strecke.
 
direkt erhalten ist es schwierig, denn perfekte Verzögerung ist keine einfache Sache, anders kann durch PLL oder DLL
 
könnte es helfen, alles zu Differential-und CML tun. Sie erhalten einen geringeren Jitter
 
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