Welche Parameter in einem VHDL-Code für FPGA beobachten?

[vinodkumar]

Hallo Inzwischen iam der Lage, die VHDL code.iam schreiben mit ModelSim Simulator und i verwendet XILINX ISE 8.1 Ich, um zu überprüfen ist es nie synthesizable.i in das, was parametrs sollte ich in der report.what r beobachten ihre ideale conditions.and wie gesehen Download auf FPGA.plz geben einige gute Vorschläge, das ist mein projecft Arbeit plz helfen. Vielen Dank im Voraus.

 

[cmos babe]

Es gibt zwei Dinge zu beobachten, welche das Gerät Auslastung (wie viel Ressourcen Ihr Design verwendet wird) und das Timing sind. Synthesebericht gibt eine Schätzung, geben andere Schritte wie (Place & Route) genauere Zahlen. Sie sollten eine entsprechende Einstellung Ihrer Design, bis Sie Ihr Design Constraints Anforderungen zu erreichen. Ich schlage vor, Sie tief eintauchen in die Xilinx litrature um all die wichtigen Dinge wissen .. Lesen Sie im Glossar der ISE im Handbuch ... Good Luck.

 

[vinodkumar]

Hi.thanks für Antwort zurück mache ein Projekt, in dem ich brauche, um die Eingabedaten von 256 Tiefe und 16-Bit-width.i geben möchten implementieren auf FPGA.i gehört frm Freunden tht i need entweder Schreib-FIFO-oder SRAM für tht . Ich weiß, wie man einen synthetisierbaren Code für that.my pb schreiben. ist, wie man es auf FPGA zu konfigurieren und laden Sie die Daten dort hinein. ein Freund erzählte bereits Block-RAM wird da sein Einsatz it.but ich weiß nicht, dieses too.which ist der beste Weg oder auf andere Weise ist gut dabei solche Aufgaben. plz antworten.

 

[vinodkumar]

Hallo Inzwischen iam der Lage, die VHDL code.iam schreiben mit ModelSim Simulator und i verwendet XILINX ISE 8.1 Ich, um zu überprüfen ist es nie synthesizable.i in das, was parametrs sollte ich in der report.what r beobachten ihre ideale conditions.and wie gesehen Download auf FPGA.plz geben einige gute Vorschläge, das ist mein projecft Arbeit plz helfen. Vielen Dank im Voraus.

 

[cmos babe]

Es gibt zwei Dinge zu beobachten, welche das Gerät Auslastung (wie viel Ressourcen Ihr Design verwendet wird) und das Timing sind. Synthesebericht gibt eine Schätzung, geben andere Schritte wie (Place & Route) genauere Zahlen. Sie sollten eine entsprechende Einstellung Ihrer Design, bis Sie Ihr Design Constraints Anforderungen zu erreichen. Ich schlage vor, Sie tief eintauchen in die Xilinx litrature um all die wichtigen Dinge wissen .. Lesen Sie im Glossar der ISE im Handbuch ... Good Luck.

 

[vinodkumar]

Hi.thanks für Antwort zurück mache ein Projekt, in dem ich brauche, um die Eingabedaten von 256 Tiefe und 16-Bit-width.i geben möchten implementieren auf FPGA.i gehört frm Freunden tht i need entweder Schreib-FIFO-oder SRAM für tht . Ich weiß, wie man einen synthetisierbaren Code für that.my pb schreiben. ist, wie man es auf FPGA zu konfigurieren und laden Sie die Daten dort hinein. ein Freund erzählte bereits Block-RAM wird da sein Einsatz it.but ich weiß nicht, dieses too.which ist der beste Weg oder auf andere Weise ist gut dabei solche Aufgaben. plz antworten.