E
ee1
Guest
kann jeder Liste der cts Hauptziele? und eine zweite Frage: Wann ist die beste Bühne während der ASIC-Flow, um die Zeitmessung in sta-Tool überprüft? nach Route? thanks!
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C
ckshivaram
Guest
Das Ziel der CTS ist die Minimierung Skew und Insertion Verzögerung überprüfen Sie diese [url = http://www.azuro.com/powercentric/] Azuro: PowerCentric - Clock-Tree-Synthese [/url] [url = http://www.uniquify .com / html / index.php? option = com_content & view = article & id = 55 & Itemid = 88] Physical Design [/url] [url = http://asic-soc.blogspot.com/2007/10/clock-tree-synthesis- cts.html] ASIC-SoC-VLSI Design: Clock-Tree-Synthese (CTS) [/url]
<span style="color: grey;"><span style="font-size: 10px">---------- Beitrag um 20:01 Uhr hinzugefügt - --------- Vorherige Nachricht wurde um 19:58 Uhr ----------</span></span>
diese für Ihre zweite Frage http://www.newbiers .com/soft/UploadFile/digital_design/20100823/paper9_1.pdf
<span style="color: grey;"><span style="font-size: 10px">---------- Beitrag um 20:01 Uhr hinzugefügt - --------- Vorherige Nachricht wurde um 19:58 Uhr ----------</span></span>
diese für Ihre zweite Frage http://www.newbiers .com/soft/UploadFile/digital_design/20100823/paper9_1.pdf
A
AdvaRes
Guest
Das Ziel ist, eine Uhr symmetrischen Schaltung mit einem erträglichen Skew in der Clock-Tree-Blätter haben.