Was kommt als nächstes, wenn Post-Layout-STA in PT Verletzungen haben?

[hgby2209]

Was kommt als nächstes, wenn Post-Layout-STA in PT Verletzungen haben? Das Folgende ist unsere aktuelle Lösung: Goto DC tun Back-Anmerkungen sdf, PDEF, & set_load, set_resistance -> create "Custom-Wire-Load-Modell" -> Timing-Analyse (STA) -> do reoptimize mit "reoptimize_design "Befehl -> Netzliste & sdc zurück APR Wenn goto diese Strömung, warum brauchen Primetime zu STA tun? DC kann STA auch. Und in diesen Fluss PT nie passieren jede info. zu DC zu tun reoptimize! Hat jemand irgendwelche Vorschläge?

 

[davidyu]

PT ist die Abzeichnung Werkzeug für sta, und auch die SDF-Datei vom pt kann verwendet werden, um die Zeit annalsys für DC zu korrelieren.

 

[kelvin_sg]

Ist es, weil PT ist genauer und schneller als DC? Normalerweise verwende ich PT wenn ich Timing von P & R zu analysieren, während vor dem Versenden Netzliste für P & R, ich glaube nicht, ist es notwendig, PT sowieso.

 

[hahaguy2]

Sie können die Verstöße bei der Platzierung Schritt zu beheben, indem Sie einige enger Zeitvorgaben, ich denke nicht, DC wird viel Hilfe

 

[wkong_zhu]

PT ist effizienter und genauer als DC

 

[siawklai]

Verlassen Sie sich auf Ihre Marge ... wenn kleine, dann glaubte ich, PNR-Tool in der Lage zu handhaben ... wie das Ändern Grundriss, nützliche skew ... wenn große, dann versuchen können, um vorab zu kompilieren Technik wie overconstraint tun, gelten kritischen Bereich, mit DW & Gruppierung DW, mit DC Ultra Zusammenstellung, deaktivieren geringe treibende Zelle ... wenn noch nicht gelöst werden können, dann versuchen zu ändern Architektur-Design. Hope this help

 

[haosg]

Sie benötigen, um sorgfältig zu prüfen, die Verletzung, wenn die Start-und Endpunkt in gleichem Takt-Domäne sind, und sie sind sehr nah, und nicht zu groß Übergang Verletzung in den Weg Ich glaube, Sie können zurück zu DC müssen mehr Aufwand zu tun. PT ist Sign-off-Werkzeug, und es kann SPEF für die Verzögerung Berechnung zu lesen. es konnte nicht replcace durch DC.

 

[hgby2209]

Kann mir jemand sagen, wenn Sie Post-Layout-STA in PT laufen und ein paar Verletzungen, dann, wie man es außer DC fix?

 

[honeyxyb]

Zunächst sollten Sie prüfen, die Verletzungen, zu sehen, warum Verletzungen erscheinen? Vielleicht Layout-Tools nicht vollständig beheben alle Timing-Verletzungen, so müssen Layout-Tools tun. Zweitens, überprüfen Sie Skript, das Skript korrekt? Und es ist im Einklang mit den Skripten zu Layout-Werkzeuge, wenn das Skript ist nicht das Gleiche, Verletzungen Aussehen sind nicht Merkwürdigkeit. Wenn über zwei richtig sind, im normalen Fall, sollten Sie nicht sehen, Verletzungen. [Size = 2] [color = # 999999] Hinzugefügt nach 8 Minuten: [/color] [/size] Ich denke, wir können nicht rising_edge oder falling_edge Timing Typ descript kombinatorische Logik. In Pathmill, fand ich, wenn nur definieren Uhr Knoten als source_node, die lib-Datei verwenden negative_unate zu descript invter, wenn ihn definieren als Clock-Referenz, wird xxx_edge zu descript Wechselrichter verwenden. Aber wie kann man descript ein umkehren sollten nicht auf dem von Eingangsknoten definieren abhängen, also bin ich so verwirrt.

 

[maxsnail]

pt haben mehr Befehl als dc nicht tun können, verwenden pt und dc gleichen Timing-Analysator Motor

 

[firendchn]

Zunächst müssen Sie prüfen die Einschränkung richtig ist oder nicht. dann erneut STA, wenn die Verletzung nicht noch entfernt werden, dann müssen Sie Ihren Entwurf.

 

[haosg]

Ich denke, dass dabei mehr Mühe die APR können die meisten Verletzung in STA zu beheben, erhöhen Sie Setup / Hold-Timing zu überprüfen Marge in Astro. wenn die Einschränkung Fehler haben Sie auch die APR Bühne zu finden und zu beheben.

 

[JasonMa]

Ich denke, PT ist effizienter und schneller als DC und die meisten Verstöße im post STA kann durch P & R-Werkzeug befestigt werden.

 

[gaonkc]

Wenn Pre-Layout-sta Verletzung, kann vielleicht bei der P & R fixiert werden, wenn Post-Layout-sta Verletzung, müssen Analyse, es zu beheben.

 

[visualart]

Meiner Meinung nach, sollten Sie die P & G mit der Verzögerung Informationen wieder zu laufen.

 

[tigerliu]

Hallo, Erstens ist der Motor des DC und PT nicht die gleichen und die PC-Timing-Analyse Motor ist leistungsstärker, althogh das Prinzip innerhalb dieser beiden Tools kann die gleiche sein. In tiefen sub-micro-Design, wie 0,13-Prozess, ist DC nicht die beste Wahl. Sie müssen Physical Compiler verwenden, aber Sie können PT verwenden, um STA tun. PT ist die signoff Werkzeug, es Ihnen, Ihre chip Tapeout wollen, müssen Sie es zu benutzen. Zweitens, wenn Sie verletzt in PT bekam. Zunächst überprüfen Sie Ihre zwingt Sie, ob Sie richtig Einschränkungen (meistens passiert) haben. Dann können Sie ändern Ihre P & R, wenn die Flaute ist nicht zu viel (

 

[michealwolf]

Wie kann ich Reoptimierung das Design in DC? 1. Wenn die Verwendung Reoptimierung-design-Befehl wird die PDEF (Gate Standortinformationen) notwendig? kann ich es tun, ohne die PDEF? 2. Nach reoptimzation, bekamen wir eine neue Netzliste. Kann Astro nehmen diese Netzliste eine ECO flow auf dem alten Ergebnis basiert tun? Wenn es eine große Menge Änderungen sind, können Astro kann nicht damit umgehen? 3. oder Astro nehmen Sie die neue Netzliste zu P & R von Anfang an zu tun. Wenn ja, wird die Netzliste auf der Grundlage der alten Back-Kommentierte Daten optimiert. Ist das hilfreich mit einem neuen Astro läuft? 4. Kann ich DC eine neue Netzliste mit aktualisierten Zwang, in einer solchen Situation zu erzeugen. Thanks a lot.