Was ist falsch an meinem Code ????????

[f2t1]

Ich bin Neuling in Verilog und einfach nicht wissen, was ist los mit meinem Code. Das ist die verrückte einfache Frage: Entwickeln Sie ein Verilog-Modell für ein Thermostat, zwei 8-Bit unsigned Binäreingänge, die die Soll-Temperatur und die aktuelle Temperatur in Grad Fahrenheit hat (˚ F). Angenommen, beide Temperaturen über dem Gefrierpunkt (32 ˚ F) sind. Der Detektor verfügt über zwei Ausgänge: einen auf einer Heizung auf, wenn die tatsächliche Temperatur um mehr als 5 ˚ F unter dem Zielwert, und man an einem kühleren onwhen die tatsächliche Temperatur um mehr als 5 ˚ F über Plan wiederum verwandeln. und dies ist mein Code: Modul * C2 * (Schalter, CLK, heater_on, cooler_on, enable_a ctual, enable_target); Eingang CLK; Eingang enable_actual, enable_target; Eingang * [7:0] * Schalter *; reg [7:0] * Ist, Soll, Ausgang * heater_on, * cooler_on; immer @ (posedge clk) begin if (enable_actual) tatsächliche

 

[FvM]

Der Code ist OK, aber die Simulation Reiz nicht zumutbar. Sie schaffen es nicht, tatsächlichen und Ziel wie vorgesehen.