was ist der Unterschied zwischen # 1 a <= b und a <= # 1 b

[tigerajs]

plz help me

 

[Aravind]

Es ist Faustregel u sollten nicht a = # 5 b;
u können # 5 a = b;
weil er blockiert Erklärung.
1.it Blöcke B-Wert für 5 Sekunden und geben Sie es zu einem
2.a = B-Wert vorkommen, nach 5 Sekunden.

simillary für nicht-blockierende Erklärung seiner umgekehrt
u muss ein <= # 5b
wont blockieren, weil sie die entsprechenden Erklärungen

 

[jarodz]

A. # 5 a = b, nach 5 Zeit-Einheit,
die Simulator-Ausführung den Wert von B nach
AB. a = # 5 b, Simulator ausführen, wenn diese Aussage,
Halten Sie den aktuellen Wert von b, und dann dieser Wert zu einem keeped nach 5 mal Einheit.
Es ist identisch mit "<=".Mit freundlichen Grüßen,
Jarod

 

[nand_gates]

Dies sind die Art und Weise ein Modell Transport verzögern und Trägheitseinschluss Verzögerung in Verilog-Simulator.
Wenn ur sind vertraut mit VHDL, erhalten Sie es!
Ich gehe davon aus zeitlichen als 1ns
# 1 a <= b / / Diese Modelle Verkehr Verzögerung b erscheint bei "A" nach 1 ns
a <= # 1 b / / Diese Modelle Trägheitseinschluss Verzögerung "A" folgt "B" nach 1 ns Verzögerung bei additin zu diesem
alle Puls <1ns erhalten Filter auf "A"

Bitte lesen Sie den unten stehenden Link für VHDL!
http://www.gmvhdl.com/delay.htm

 

[novise]

wenn # 1A <= b wird b (t) wird eine zum Zeitpunkt t 1, auf der anderen Seite, wenn a <= # 1b wird B (t 1) wird auf eine zum Zeitpunkt t 1

 

[rsjgs]

Der Unterschied ist, dass im ersten Fall die Bewertung der RHS erfolgt sofort, aber die Zuordnung nach 1 ns.Im zweiten Fall Bewertung selbst erfolgt nach 1 ns

 

[darylz]

gesagt ist, dass nand_gates Auszug!

 

[bracketx]

hehe, gibt es mehrere Erklärungen.

 

[positive_edge]

1)

# 1 a <= b

Bewertung der Zuordnung ist die zeitliche Verzögerung von Kontrolle.
RHS Ausdruck bewertet.
Die Zuordnung ist also a <--- b (t 1)

2) a <= # 1 b

RHS Ausdruck bewertet.
Die Zuordnung wird durch die zeitliche Verzögerung und ist am Ende der Warteschlange.
Flow weiter.
a <- b auf Simulation Zeitpunkt t 1

 

[AlexWan]

1 # N a <= b
Hinzufügen von Verzögerungen bei der linken Seite (LHS) der nonblocking Aufgaben nach Muster kombinatorische Logik ist mangelhaft.
Code:Modul adder_t2 (CO, Summe, A, B, CI);

CO-Ausgang;

Leistung [3:0] sum;

input [3:0] a, b;

Input-ci;reg CO;

reg [3:0] sum;immer @ (a oder b oder CI)

# 12 (CO, Summe) <= a b ci;

endmodule

 

[Weng]

Sind diese blockiert und nonblocking Zuordnung der tatsächlichen Schaltung?

Kann mir jemand ein Beispiel-Code?

 

[Vonn]

sicher, dass es funktioniert ...Hier ist ein Beispiel:

Wenn Sie schreiben in Ihrem Prozess:

a = 1;
b = a;
c = b;
Es handelt sich um Sperren Zuordnung a = b = c = 1 und die erzeugte Schaltung wird ein 3-Puffer mit jeweils anderen

1 --- [Puffer ]---> A --- [Puffer ]---> b --- [Puffer ]---> c

während Sie schreiben, wenn sie mit nicht-blockierende

a <= 1;
b <= a;
c <= b;

Dies ist Nonblocking Zuordnung heißt das:
a = 1
b = alter Wert eines
c = alten Wert von b

und der tatsächlichen Schaltung wird f / f anstelle von Puffer

1 --- [F / F ]---> A --- [F / F ]---> b --- [F / F ]---> c

 

[yuenkit]

Transport-Verzögerung und Trägheitseinschluss Verzögerung

 

[Weng]

Zitat:

Sind diese blockiert und nonblocking Zuordnung der tatsächlichen Schaltung?Kann mir jemand ein Beispiel-Code?

 

[shiv_emf]

Vonn hat schönes Beispiel!Kann ich sie für die Gestaltung Schieberegister? /

 

[archillios]

AlexWan ist richtig,
das ist ein schlechter Stil, wenn Codierung in kombinatorische Logik Modellierung.Vielen Dank für Alex!
sehen Sie den Code unten ein:

/ *
Bad Coding Style Beispiel
* /
Modul adder_t2 (CO, Summe, A, B, CI);
CO-Ausgang;
Leistung [3:0] sum;
input [3:0] a, b;
Input-ci;

reg CO;
reg [3:0] sum;

immer @ (a oder b oder CI)
# 12 (CO, Summe) <= a b ci; / / Bad-Block-Zuordnung nicht unverzüglich Coding Style
endmodule
Modul TB;
reg [3:0] a, b;
reg ci;
wire [3:0] sum;
Draht-co;
adder_t2 dut (. CO (CO),. Summe (Summe),. a (a). b (b),. ci (ci));
ersten
beginnen
# 0 (A, B, CI) = (4'h1, 4'h1, 1'h0);
# 50;
# 11 (A, B, CI) = (4'h2, 4'h5, 1'h1);
# 5 (A, B, CI) = (4'he, 4'h0, 1'h1);
# 9 (A, B, CI) = (4'h5, 4'h1, 1'h0);
# 50;
$ display ( "Gute Nacht");
$ stop;

Ende
endmodule
/////////////////////////////////////////
unerwartetes Verhalten gesehen werden.

nach der A / B / CI wird verändert, die (CO, Summe) <= a b ci; ist auf 12 Einheiten Zeit später, bevor die Zeit kommen wird, jede Änderung der A / B / CI wird die Wirkung ( co, Summe), so dass die Verzögerung nicht # 12.

 

[foster_cn]

hat die Nr. 1 in a <= # 1 b ist der Übergang flipflop Zeit?

 

[darylz]

Zuordnung der Sequenz ist anders!