Was ist das Konzept hinter E Prüfung in VHDL / Verilog?

[abhineet22]

Hallo Freunde kann niemand schlagen mich, was ist Konzept hinter e in VHDL / Verilog.

 

[semiconductorman]

[Quote = abhineet22] Hallo Freunde kann niemand schlagen mich, was ist Konzept hinter e in VHDL / Verilog. [/Quote] Es gibt alle unterschiedlichen Sprachen nicht wirklich mit jedem anderen betroffenen!! Verilog und VHDL sind HDL (Hardware Description Language) und Sprachen wie "e" und "Vera" sind HVL (Hardware Überprüfung Sprachen) .. 'e' ist für die Prüfung verwendet und nicht für die Gestaltung von Hardware .. jetzt, warum e und nicht nur Verilog oder VHDL zur Überprüfung auch tun? .. "E" ist ein Content-orientierte Sprache, die Sie zur Überprüfung auf einer viel höheren Abstraktionsebene tun können .. schauen Sie bitte auf den Abschnitt, der Einführung ist es Specman Homepage ... Sie erhalten eine sehr gute Antwort ..