Warum Zeit Datentyp ist 4-Zustand im System Verilog?

Y

yourcheers

Guest
Ist jede Stelle hat eine Ahnung, warum TIME-Datentyp ist ein 4-Zustand im System Verilog. Es macht Sinn, "Logik", "Reg" und "Integer" 4-Staat haben. Aber warum TIME?
 
Der Zeit -Datentyp ist ein Synonym für reg [63:0] Dies ist so, wie es in Verilog definiert wurde, die hatte nur 4-State-Werte. Originally Zeit und integer waren un-so dimensioniert, dass die Umsetzung Größen, die optimal für eine bestimmte Implementierung wurden wählen könnte, wurden aber später auf 64-Bit im IEEE festgelegt. SystemVerilog eingeführt 2-state-Werte, konnte aber nicht die Definition von Zeit aus Gründen der Abwärtskompatibilität.
 
Hallo Dave Rich, Danke für die Erklärung. Nur Menschen, die die Entwicklung des SV Zeuge kann diese Frage beantworten. Danke für die Hilfe.
 

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