E
eda_wiz
Guest
Hallo, Wenn ich die gleiche Synthese RTL-Code für verschiedene ASIC-Bibliotheken in leornad0. Ich bekomme unterschiedliche Tor zählt. Hat jemand weiß, warum ist dies. tnx
L
linuxluo
Guest
Hallo, ist das Tor Nummer, die Sie bedeuten, wie berechnen? Aber Sie können sicherstellen, dass, wenn Sie verschiedene Gießerei lib verwenden, das Ergebnis anders sein sollte, da die Zelle lib ist anders zu stellen.
E
eda_wiz
Guest
hallo, HDL ist gatelevel Netzliste durch das Werkzeug sysnthezised. Wir sind mit verschiedenen Gießerei Bibliotheken, so dass es mit verschiedenen Prozesstechnologien hergestellt werden können. Aber kann das Tor zählt wirklich ändern? 
Bitte korrigiert mich wenn ich falsch bin tnx
Bitte korrigiert mich wenn ich falsch bin tnx
S
sandusty
Guest
Vergleichen Sie diese beiden Bibliotheken, die Sie kennen sollten die Ergebnisse unterschiedlich sein werden. Alle Tore "Timing, Fläche ... unterschiedlich sind und Sie nicht wissen, wie die Synthese-Tools der Beutelständer Problem zu lösen ...
M
maniasonic
Guest
Hallo, das Komponenten-Bibliothek Anbieter abhängig, so ist die Synthese führen.
Y
ymli
Guest
verschiedenen Bibliotheken können unterschiedliche Komponenten, ex, in Bibliothek A: NAND2 ist in der Bibliothek B enthalten: NAND2 ist nicht in Ihrem Design können Sie eine Menge NAND2 Tor, wenn dieser NAND2 Tore abgebildet sind Bibliothek Ziel, für Bibliothek Eine Verwendung enthalten: Synthesizer benutzen Sie einfach die NAND2 Tor, für Bibliothek B: Synthesizer kann Verwendung NAND3/NAND4 zu NAND2 in Ihrem Design zu implementieren. Bei Berechnung der Gate zählen, jetzt bekommen Sie unterschiedliche Ergebnisse. Glück