Vorschläge zur Gestaltung der Charge Pump und PFD ...

[girih192002]

Hallo,

Sie mir einen Gefallen?Ich bin der Gestaltung Charge Pump & PFD für PLL-500-1000-MHz-Frequenzbereich und ich brauche 0,4 bis 1,5 V tunning Spannung erzeugen, um von der Gebühr für die Pumpe VCO.Könnten Sie mir die Jungs einige gute Vorträge, Diplomarbeiten oder technisches Material oder Link?

Ich werde sehr dankbar von Ihnen ....

<img src="images/smiles/icon_biggrin.gif" alt="Very Happy" border="0" />

 

[news]

Google i Microsoft rywalizują od dawna nie przegapiając żadnej nadarzającej się okazji do wbicia przysłowiowej szpili drugiej stronie. Ostatnia "akcja" została przeprowadzona przez Toma Rizzo, który w odpowiedzi na zaczepki ze strony Google przyznał, że nigdy nie zalogowałby się na chromebooka. Dodatkowo udzielił kilku innych wypowiedzi nie pozostawiając suchej nitki na pomyśle Google. Przeczytaj ca&#322;&#261; wiadomo&#347;&#263; na &lt;a href="http://www.idg.pl/news/371097/Tom.Rizzo.z.Microsoftu.Nie.zalogowalbym.sie.na.zadnym.chromebooku.html" target="_blank"&gt;idg.pl&lt;/a&gt;

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[Ritter]

Sie können diese Papiere als reference.Hope wird Ihnen helfen.

[1]. J. Maneatis et al., Self-voreingenommen High-Bandwidth Low-Jitter-1-zu-4096 PLL Multiplikator Clock-Generator, IEEE J.Solid-State Circuits, vol.31, pp.1795-1803, Nov. 2003.
[2]. Ian A. Young, A PLL Clock Gernerator mit 5 bis 110 MHz Lock Range für Mikroprozessoren, IEEE J.Solid-State Circuits, vol.27, pp.1599-1607, Nov.1992.
[3]. Dai L. und R. Harjani, CMOS Switched-Op-Amp-Based Sample-and-Hold-Schaltung, IEEE J.Solid-State Circuits, vol.35, No.1, pp.109-113, Jan ,2000.
[4]. Mohamad El-Hage und Fei Yuan, Architekturen und Design-Überlegungen von CMOS-Charge Pumpen für Phase-Locked Loops
[5]. RCchang und LCKuo, eine neue Low-Voltage Charge Pump Circuit für PLL, IEEE International Symposium von Schaltungen und Systemen ISCAS,
der Schweiz, pp.701-703, May 2-5,2000.
[6]. J. Maneatis, Low-Jitter-Process-Independent-DLL und PLL Auf der Grundlage von Selbst-voreingenommen Techniques, IEEE J.Solid-State Circuits, vol.31, No.11, Nov.1996.
[7]. W. Rhee, Design von High-Performance CMOS-Charge-Pumpen in der Phase-Locked Loop, in Proc.ISCAS, vol.1, pp545-548, 1999.
[8]. Esdras Juarez-Hernandes und Alejandro Diazsanchez, A Novel CMOS-Charge-Pump Circuit mit positiven Feedback für PLL-Anwendungen, in Proc.ICECS, vol349-352, 2001.
[9]. Jae-Shin Lee et al., A Charge Pump mit Perfect Aktuelle Matching Merkmale in der Phase-Locked Loops, in Electronics Letters, vol.36, pp.1907-1908, 9 Nov.2000.
girih192002 schrieb:

Hallo,Sie mir einen Gefallen?
Ich bin der Gestaltung Charge Pump & PFD für PLL-500-1000-MHz-Frequenzbereich und ich brauche 0,4 bis 1,5 V tunning Spannung erzeugen, um von der Gebühr für die Pumpe VCO.
Könnten Sie mir die Jungs einige gute Vorträge, Diplomarbeiten oder technisches Material oder Link?Ich werde sehr dankbar von Ihnen ....
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[strennor]

wirklich gute Mitarbeiter