von Standard-Zell-Layout

[Sahil]

hi ....................
kann jede Stelle, die mir sagen, wie kann ich den Bereich Energie-und Verzögerung von Standard-Zelle wie Flip-Flops und Schlösser.und was iss der responsebilities von Standard-Zell-Bibliothek Entwicklungsingenieur.
plz help me

 

[vlsi_whiz]

Nun, in einem Standard-Zell-basiertes Design, die Abmessungen der Standard-Zellen sind.Zum Beispiel, eine Standard-Zelle Wechselrichter wird eine Zelle von 12λ Breite und Höhe einer Zelle der 20λ.Sie können nicht über diese Regeln.Diese sind in der Art und Weise, wie die Verringerung der Fläche und auch die Verzögerung.Da der Bereich minimiert ist, die Verzögerung wird minimiert auch wegen der geringeren Metall für Interconnects.Also, die Verzögerung und Probleme berücksichtigt werden.

Für eine besondere Technologie, der Stromverbrauch wird bekannt sein.Wie Sie wissen, in CMOS-ckts, die Macht ist in der dynamischen Stromverbrauch.Aber Sie haben auch zu berücksichtigen, die Leckage-und anderen Faktoren.

Im Allgemeinen ist der Standard-Zell-basierte Design wird verwendet, um den Bereich des Designs, aber auch für Design Reuse.Es macht den physischen Teil der Design-Chip-Design zu erleichtern und auch reduziert die Time-to-Market.Außerdem, da die Zell-Bibliotheken sind die Herstellung von Häusern, wenn ein Design mit Hilfe dieser Bibliotheken,
so nimmt sie weniger Zeit für die Umsetzung auf Silizium und auch alle Parameter sind bereits bekannt.

 

[Sahil]

Thnak Ihnen sehr für die Antwort ....
was ich verstehen kann ist, dass wir minimieren, Verzögerung minimieren, und Stromverbrauch durch reducecing Versorgungsspannung und laden Kapazität.Aber das Wichtigste ist die Optimierung noch nicht getan .......... Zeitpunkt plz mir sagen, wie kann ich Setup-Zeit, halten Sie Zeit, Zeit steigen, fallen im Hinblick auf besondere Spezifikation bei der Schlösser und fipflops .

thakyou
Grüße
Sahil

 

[tarkyss]

Setup-Zeit, halten Sie Zeit sind bedeutungslos für den normalen Standard-Zelle,
Was müssen Sie prüfen, die Vermehrung Verzögerung, Ausgabe Anstiegszeit und Abfallzeit, können Sie w / l von Transistoren, Schaltungen und der Verminderung der internen GAP zu optimieren.
Sie können auf digitalen, integrierten Schaltungen A
Design Vorausschau (Senond Edition)

 

[Sahil]

Hi Alle .........
Danke sehr für die Antwort ........?
Ich habe die Entwicklung eines Standard-Zell-Bibliothek und i dont hv viel Erfahrung, damit ich Hilfe benötigen von Ihnen Menschen.
Ich vermute, HV, ein Layout der Flip-Flop-Zelle so, was sind die Dinge, die ich komme
bald HV zu beachten und welche r die besonderen Erwägungen.

erwartet Hilfe von ur Seite

Grüße
Sahil

 

[jackson_peng]

Halten Sie die Zelle Charakterisierung als letztes Mittel eingesetzt werden.

Die Bibliothek Verkäufer können immer noch besser als Sie, auch wenn der Parameter sind eher konservativ im Falle der Verletzung Prozess und die Rendite.

neben diesen Figuren sind aus mehr als der SPICE-Tools, aber die wirklich Chip Testergebnis.

 

[Fom]

Zitat:

Halten Sie die Zelle Charakterisierung als letztes Mittel eingesetzt werden.Die Bibliothek Verkäufer können immer noch besser als Sie, auch wenn der Parameter sind eher konservativ im Falle der Verletzung Prozess und die Rendite.

 

[deh_fuhrer]

vlsi_whiz schrieb:

Nun, in einem Standard-Zell-basiertes Design, die Abmessungen der Standard-Zellen sind.
Zum Beispiel, eine Standard-Zelle Wechselrichter wird eine Zelle von 12λ Breite und Höhe einer Zelle der 20λ.
Sie können nicht über diese Regeln.

 

[kumar_eee]

So weit ich weiß,
wird die Zelle Höhe von std.cell Lib festgelegt ist
und die Zelle Breite variieren kann ..

In Lib selbst gibt es viele Sorten.
ZB:
High Speed
High Density
High Performance so.

 

[SRP]

Ihre Frage ist nur auf dem Circuit Design oder wollen Sie wissen, die physische esign Aspekt zu ....