VHDL-Tutorial erklärt die synthetisierbaren Code

[ramspoly]

Ich bin für einige Tutorial, das, was Syntax in VHDL ist synthetisierbaren auf eine bestimmte Hardware-Block, erklärt suchen. Zum Beispiel kann mit-select oder case-Anweisung werden synthetisierbaren zu MUX und wenn else-Anweisung synthetisierbaren zu MUX mit Prioritäten etc.

 

[Sckoarn]

ramspoly, Es gibt viele Dinge, die Sie durch die Suche im Netz finden kann. http://www.xilinx.com/itp/xilinx10/books/docs/sim/sim.pdf Dies ist nur einer von ihnen. Hoffe, das hilft einigen. Sckoarn

 

[ckshivaram]

Ich denke, das ist das, was du suchst [url = http://esd.cs.ucr.edu/labs/tutorial/] VHDL Tutorial: Lernen durch Beispiel [/url] http://lslwww.epfl. ch / pages / Lehre / cours_lsl / sl_info / VHDL-Tutorial.pdf [url = http://www.doulos.com/knowhow/vhdl_designers_guide/] VHDL Designer-Handbuch [/url]

 

[ramspoly]

Danke

<span style="color: grey;"><span style="font-size: 10px">---------- Beitrag am 05.12 hinzugefügt ---------- Vorheriger Beitrag wurde am 05.11! - ---------</span></span>
ich danke Ihnen!

 

[alexan_e]

Prüfen Sie auch [url = http://www.altium.com/files/learningguides/TR0115% 20VHDL% 20Synthesis% 20Reference.pdf] VHDL Synthese Referenz [/url] [URL = "www.usna.edu/EE/ee462/ Handbücher / vhdl_ref.pdf "] VHDL Reference Manual [/URL] Alex

 

[dnk0904]

Ich habe die Angewohnheit, dass die Verwendung vcom mit-check_synthesis Option in Modelsim. Ich denke, diese großartige Option für synthetisierbaren Code