VHDL "nach"-Anweisung

[carbon9]

Hallo, ich versuche, "nach" Anweisung verwenden, um einige Variablen zu ändern, wie die Zeit vergeht wie im folgenden Code:

 library ieee; verwenden ieee.std_logic_1164.all; Einheit P82 ist Port (a, c, clk, rst: in std_logic; x: out std_logic); Ende P82; Architektur Verhalten von P82 ist vom Typ Zustand (stateA, stateB); Signal pr_state, nx_state: Zustand; beginnen ----- Lower Section ------- - Prozess (rst, clk) begin if (rst = '1 ') then pr_state

 

[vomit]

Es hat mit der Verzögerung Modell zu tun. Eine vollständige Erklärung ist zu lang, um hier zu schreiben, lesen Sie unter http://www.gmvhdl.com/delay.htm oder http://www.vlsi-world.com/content / view/39/34 / , http://www.pldworld.com/_hdl/1/www.ireste.fr/fdl/vcl/lesd/les_4.htm Grundsätzlich in der Standard-VHDL Inertial Delay, bricht Ihr zweites "langsamer"-Signal Zuweisung der zukünftigen Update von der ersten. Sie können mehrere Updates in einer einzigen Anweisung Anlage zu dieser

 x richtige

 

[shnain]

oder schreiben Sie es auf andere Weise:

 ... wenn stateA => für 10 ns warten; x

 

[vomit]

[Quote = shnain]

 ... wenn stateA => für 10 ns warten; x

 

[carbon9]

Vielen Dank für Antworten. Ich habe versucht, theNumber von Staaten zu erhöhen und das Problem ist nun behoben. Grüße

 

[govandi999]

geben Sie den vollständigen Code hier ein

 

[eject]

Einige VHDL-Tool wird nicht diese Verzögerung als ich weiß.

 

[sridharjubliant]

Verwendung wait-Anweisung ............. sicher, u erhalten Ausgang ....