VHDL FRAGE Kann mir jemand helfen

[derrick_chi]

Ich muss wissen, was genau ist mit dem Design dieser State Machine falsch. Ich brauche jemanden, um einen Blick zu nehmen und mir helfen mit diesem. Einheit Test1_Module ist PORT (clk_count: IN std_logic_vector (7 DOWNTO 0); finished1, RST, CLK, INPUT_SIGNAL1, INPUT_DELAYED: IN std_logic; ld_output, up_down, getan, ld_accs, clr_count, cnt_cntrl, SEL1: OUT std_logic; max_sc: OUT INTEGER RANGE 0 bis 256); Ende Test1_Module; Architektur Behavioral von Test1_Module ist TYPE Zustand (state0, state1, state2, Option 3 kodiert, Steuerstrom4), Signal pr_state, nx_state: Staat, beginnen Prozess (clk, rst) beginnen, wenn (rst = '1 ' ), dann pr_state

 

[lambtron]

Wie darum, einige Kommentare in den Code, so dass andere können sich eine Vorstellung von dem, was Sie versuchen, mit Ihrem Zustandsmaschine erreichen?

 

[bansalr]

Es ist eine gute Idee, einige Kommentare. Wenige Beobachtungen. 1. Im Zustand 2 und Zustand 3 fertig ist für die staatliche transition.Is das richtig überprüft. Rest alle Staaten der einzigen Zyklus. 2.Die Ausgänge sind combinationally angetrieben.

 

[dcreddy1980]

[Quote = derrick_chi] Ich muss wissen, was genau ist mit dem Design dieser State Machine falsch. Ich brauche jemanden, um einen Blick zu nehmen und mir helfen mit diesem. Einheit Test1_Module ist PORT (clk_count: IN std_logic_vector (7 DOWNTO 0); finished1, RST, CLK, INPUT_SIGNAL1, INPUT_DELAYED: IN std_logic; ld_output, up_down, getan, ld_accs, clr_count, cnt_cntrl, SEL1: OUT std_logic; max_sc: OUT INTEGER RANGE 0 bis 256); Ende Test1_Module; Architektur Behavioral von Test1_Module ist TYPE Zustand (state0, state1, state2, Option 3 kodiert, Steuerstrom4), Signal pr_state, nx_state: Staat, beginnen Prozess (clk, rst) beginnen, wenn (rst = '1 ' ), dann pr_state