VHDL-Entity 2D-Array Frage

[alexz]

Ich habe eine neue Art, die ein 2D-Array ist definiert. Ein Array von 10 Zwischenspeicher 15 Bit.

 Subtyp latchType ist std_logic_vector (15 downto 0); Typ latchesType ist Array (9 downto 0) von latchType; Signal Riegel: latchesType: = (others => (others => '0 '));

Nun , Ich möchte eine Einheit zu instanziieren und geben ein Signal dieser Art für das Unternehmen. Wie kann ich dies tun? Label: Einheit WORK myEntity (myARC) Port Karte (Riegel ....); Einheit myEntity ist Port (latchesSignal: in latchesType;??????????

 

[aji_vlsi]

Nun , Ich möchte eine Einheit zu instanziieren und geben ein Signal dieser Art für das Unternehmen. Wie kann ich dies tun? Label: Einheit WORK myEntity (myARC) Port Karte (Riegel ....); Einheit myEntity ist Port (latchesSignal:?????????? in latchesType;

Ja, das sehe ich nicht ein . Problem dabei, dass ein guter Programmierstil zu Ihrem Typ in einem Paket Puth ist zu sagen "latch_pkg" und verwenden Sie es

 Paket latch_pkg;. Subtyp latchType ist std_logic_vector (15 downto 0); Typ latchesType ist Array (9 downto 0) von latchType; Signal Riegel: latchesType: = (others => (others => '0 ')); Ende Paket latch_pkg;

 Bibliotheksarbeit; Verwendung work.latch_pkg.all; Einheit myEntity ist Port (latchesSignal : in latchesType; Label:?????????? Entität WORK myEntity (myARC) Port Karte (Riegel ....);

Vielleicht bin ich etwas fehlt HTH Ajeetha, CVC ? www.noveldv.com

 

[alexz]

Sie sind definitiv nichts verpasst! Its just me, die sich nie Pakete verwendet wurde. Wo ist der beste Ort, um sie zu definieren? Warum glauben Sie umfassen ein Signal in das Paket und wie wollen Sie es verwenden? Dieses Signal wird zu einem globalen oder so etwas? Ich habe versucht, Ihre Zeilen kopieren und erhalte eine Fehlermeldung auf dem "Subtyp"-Linie: Fehler (10500): VHDL-Syntax-Fehler bei intLatches.vhd (2) neben dem Text "Subtyp", rechnet "ist"

 

[aji_vlsi]

Die Syntax war nicht 100% genau, verwenden Sie für Emacs Vorlage Befestigung, wird es die kümmern, "wird / begin / end" etc. Oder schnelle Google sollte euch die genaue Syntax zu nehmen. Good Luck Ajeetha, CVC www.noveldv.com

 

[alexz]

Richtig, es war tatsächlich das "ist" fehlte in der ersten Zeile. Also, was ist mit dem Signal im Paket definiert?

 

[aji_vlsi]

Ja Signal-Paket wird in Art globaler geworden - wo immer die packgae verwendet wird. Siehe VHDL FAQ unter www.vhdl.org / comp.lang.vhdl BTW, ist AFAIK Signal in pkg nicht synthetisierbaren - wenn Sie sich interessieren! Was ist der Bedarf an Signalen im Paket? Für Testbench? Vielleicht sollten Sie verwenden SignalSpy / NCMirror / HDL_XMR. Ajeetha, CVC www.noveldv.com