VHDL-Code des folgenden Strukturen?

[soc]

Ich möchte den VHDL-Code für die Hardware-Struktur zu kennen. Dank [/img]

 

[research235]

Hallo Soc, haben die VHDL-Code für u ist sehr einfach gefragt, und ich bin sicher, jeder VHDL-Programmierer wird kaum eine beliebige Zeit, um es zu kodieren .. Aber wenn dies ein turtorial mein Rat ist bitte durch Soem VHDL-Seiten gehen .. Ich bin mir sicher, u kann urself in kürzester Zeit zu kodieren,,, ist ein Vorschlag, den ich geben kann .. Die erste und die zweite Figur in der doc u haben miteinander verknüpft zur Verfügung gestellt .. u kann VHDL-Code für den ersten schreiben und dies als Erklärung für die strukturelle Komponente Beschreibung des zweiten ein .. Suresh

 

[soc]

[Quote = research235] Hallo Soc, haben die VHDL-Code für u ist sehr einfach gefragt, und ich bin sicher, jeder VHDL-Programmierer wird kaum eine beliebige Zeit, um Code es .. Aber wenn dies ein turtorial mein Rat ist bitte durch Soem VHDL-Seiten gehen .. Ich bin mir sicher, u kann urself in kürzester Zeit zu kodieren,,, ist ein Vorschlag, den ich geben kann .. Die erste und die zweite Figur in der doc u haben miteinander verknüpft zur Verfügung gestellt .. u kann VHDL-Code für den ersten schreiben und dies als Erklärung für die strukturelle Komponente Beschreibung des zweiten ein .. Suresh [/quote] Ja, es ist einfach für jemanden, der VHDL-Programmierung wissen, aber für jemanden tun, VHDL zum ersten Mal, ist eine solche Hardware-Struktur nicht einfach zu Code. Es wäre gut, wenn u den Code liefern kann und dann geben wir die Erklärung, wie sie miteinander verknüpft sind. Dank

 

[nand_gates]

Lösung für 2,10 ...

 library IEEE; Verwendung ieee.std_logic_1164.all; Einheit FA ist Port (a: in std_logic; b: in std_logic; cin: in std_logic; cout: out std_logic; Summe: out std_logic); Ende FA; Architektur verhalten FA ist beginnen - verhalten Summe

 

[nand_gates]

Lösungen für 2,14 a, b, c, d

 library ieee; verwenden ieee.std_logic_1164.all; Verwendung ieee.std_logic_unsigned.all; Einheit counter_a ist Port (clk: in std_logic; rst_n: in std_logic; q: aus std_logic) ; Ende counter_a; Architektur counter_a verhalten ist Signal count, count_nx: std_logic_vector (3 downto 0); beginnen - verhalten q