Verzögerungsschleife Einfügung in CPLD (help!!)

[tsehonkit]

Sie alle wissen, wie man eine Verzögerung Schleife zwischen zwei Netzen innerhalb Xilinx 95108 CPLD einfügen?

 

[ASIC]

Sie wollen die Verzögerung auf ein Vielfaches der Taktperiode richtig? Sie können, dass die Verwendung einer Reihe von Flip-Flop zu tun. Wenn Sie eine kleine Verzögerung zwischen zwei Netzen, also 10 ns oder so etwas wollen. Es wird schwierig werden. Sie können versuchen Sie einige Einschränkungen vor Place & Route, oder Sie das Signal an einen Ausgang Pin, platzieren Sie einen kleinen Kondensator auf dem Stift zu Boden (einige pF), und leiten Sie ihn wieder ein durch einen Eingangs-Pin. ASIC

 

[tsehonkit]

Ich mache ein asyn Schaltung in einem CPLD. Es gibt kein Taktsignal. Ich habe versucht mit Verzögerung zu beschränken, es hat nicht funktioniert. Schließlich fand ich heraus, ein NAND-Latch kann um mehrere ns depanding auf dem Chip-Verzögerung. Da es eine Feedback-Schleife enthalten, damit es nicht die Logik von dem Tool optimiert.

 

[dll_embed]

Es ist nicht die beste Methode, um die Richtigkeit Ihrer Schaltung auf Verzögerungen bei der CPLD / FPGA verlassen. Die redundanter Pfad wird aus optimiert werden. Und wenn es nicht optimiert ist out, wird die Verzögerung Wechsel von P & R zu halten, um P & R. Ihre Schaltung ist nicht vorhersehbar. Der CPLD / FPGA ist nicht für diese Art von Nutzung ausgelegt. Wenn Sie wirklich wollen, um Verzögerungen in Ihrem Design zu verwenden, um Route im Netz von CPLD versuchen und verknüpfen Sie dann wieder durch pad. Auf diese Weise ist die Verzögerung mehr vorhersagbar (Pad-Pad Verzögerung). Was

 

[Hero]

Hallo, verwenden Alaways synchrone Logik. Wenn Sie eine Verzögerung zwischen den Signalen externen schnellen Takt zB 20MHz Verwendung für schnelle Synchronisation. Sie können eine weitere FFs zu entsprechenden Verzögerungen zu machen. Aber beste Methode ist, um Ihr bestehendes Design für synchrone Logik und Zustandsmaschinen neu zu gestalten. Sie können sehr komplex, schnelle und effektive staatliche Maschinen mit geringer CPLD Ressourcen implemet. Grüße

 

[wjhzhx]

Und noch ein Problem ist, wenn Sie die gleiche CPLD / FPGA aber je schneller, Ihre CPLD / FPGA mayby nicht verwenden.

 

[Hero]

Hallo, auch mit der gleichen Taktrate Qualitäten haben Sie Signallaufzeit Probleme vor allem mit FPGAs, weil Wartezeiten sind sehr Routing abhängig. Also, wenn Sie kleine Änderungen können Sie erwarten signifikante Verzögerung ändert. Auch asynchrone Logik ist sehr abhängig von Routing-Software, die nicht immer vorhersehbar, manchmal sehr buggy und nimmt viel Zeit in komplexen Fällen mit vielen Zeit (Verzögerung) beschränkt. Zum Beispiel hatte ich ein schlechtes expiriences mit nur einfachen asynchronen SR-Latch. Compiler nicht optimieren diesem Falle und nicht Design passen. Als ich SR FF verwendet mit schnellem Takt statt Riegel Compiler erfolgreich fited Design. Recomendation nie benutzen asynchrone Logik mit FPGAs. Grüße