verilog rtl Handhabung unterbrechen trig n interruprt klare gleichzeitig benötigt?

[wls]

Hallo. Ich schreibe eine Timer-Zähler mit APB-Interface (Slave). Bei jedem Überlauf zu zählen oder Input-Capture-Signal, wird ein Impuls ausgelöst generiert. Die Interrupt-Enable-Register, interrrupt registrieren und klare Interrupt-Register befinden bei APB Slave-Seite? Wenn die klare Register gesetzt (1), wird der Interrupt klar und deutlich gesprochen wird auto klar. Wie schreibe ich eine verilog rtl gleichzeitigen Interrupt-Signal und klares Signal verarbeiten, wenn die beiden Trigger gleichzeitig. Kann jemand beispielsweise der RTL-Code der Handhabung klar zu unterbrechen und zu unterbrechen gleichzeitig. Lange Zeit wusste ich nicht schreiben verilog, die meisten vergessen. Dankbar für die Hilfe ..... Grüße.

 

[ravurig]

In rtl, Umfrage zur Interrupt-Status ist. Wenn klare unterbrechen. Wenn Sie "arm" easy Testbench sind, ändern C-Code, um eine ISR-Routine hinzuzufügen.

 

[wls]

Hallo. Ich schreibe verilog Testbench um es zu testen? Müssen wir die vorherige unterbrechen und nächste Unterbrechung zu beachten? Lassen Sie sagen klar und int Auslöser gleichzeitig geschehen. Die klare klare vorherigen unterbrechen und gleichzeitig int Auslöser ist durch die vorliegende Interrupt gesteckt? Do u have Probe Verilog-Code? Ich legte die pdf von int n klare Logik Möglichkeiten. int trig gesetzt wird, wenn int erkannt wird, so Möglichkeiten ist es von früheren int gesetzt ist. So klar sollte CEAR die vorherige und int Trigger können durch neue int gesetzt werden. Sobald klar, deaktivieren Sie das int triggern, wird es automatisch zu löschen. Hoffnung geben kann beispielsweise? Thx.