Verilog ist integer und reg?

[davyzhu]

Hallo, ich hörte, dass Verilog Integer-Typ hat. Jemand sagte integer unterzeichnet werden kann oder unsigned. Wie Ganzzahl zu deklarieren? Und was ist der Unterschied mit Integer-und reg unterzeichnet [31:0] (2-Komplement)? Alle Anregungen sind wir dankbar! Best regards, Davy

 

[eda_wiz]

Ich denke, man cannt speziell unterzeichnet, oder erklären, unsigned integer wie in C-Sprache. Der Wert wird gespeichert als signierte, wenn Sie integer deklariert werden. gibt es keinen Unterschied zwischen reg [31:0] und integer für die Synthese.

 

[yuenkit]

Integer ist 32 Bit unterzeichnet. der Unterschied zwischen unterschrieben reg 32-Bit-Integer-und ... Mir wurde gesagt, dass für integer, wenn der Wert der maximalen, zB 32'h7FFF_FFFF, egal welchen Wert u in add zu erreichen, wird der Wert als 32'h7FFF_FFFF bleiben. aber für signierte reg, wenn u add 1 für 32'h7FFF_FFFF, wird der Wert auf 32'h0000_0000 gehen. Ich habe keine Zeit, das zu überprüfen. Sag mir, wenn Sie das überprüft haben

 

[maxsnail]

integer wird auf 0 rollen, wenn Überlauf, wie reg, es in vergleichen Ausdruck verwendet werden kann, wie (i

 

[Thomson]

[Quote = davyzhu] Hallo, ich hörte, dass Verilog Integer-Typ hat. Jemand sagte integer unterzeichnet werden kann oder unsigned. Wie Ganzzahl zu deklarieren? Und was ist der Unterschied mit Integer-und reg unterzeichnet [31:0] (2-Komplement)? Alle Anregungen sind wir dankbar! Best regards, Davy [/quote] Bitte beachten Sie die Verilog-2001 spec. Thomson