Verilog-Code für LFSR

[rockgird]

hii, im writin einen Code für ein 1-Bit-LFSR. aber es ist nicht workin. das ist mein code -Modul LFSR (out, clk); Eingang clk; Draht clk; Ausgang aus; Draht aus; reg Q1 = 'b1; Draht Q2 =' b1, Q3 = 'b1; Draht i =' b0; Aufgabe dff; Ausgang Q; Eingang D, beginnen zuweisen Q = D; Ende endtask immer @ (posedge clk) begin while (i

 

[ravurig]

Sie können mit dem folgenden Code ausprobieren. immer @ (posedge CLK oder negedge RST_X) beginnen if (! RST_X) Q1_REG beginnen

 

[raju_edaboard]

Dies wird Verschiebungen der Inhalte vom MSB zum LSB. Modul LFSR # (Parameter LFSR_WIDTH = 8, TAP0 = 0, TAP1 = 2, TAP2 = 3, TAP3 = 4) (Eingang CLK, Eingang rst_n, Eingang din, Eingang Last, Input Shift, Ausgabe reg [LFSR_WIDTH-1: 0] Q); reg [LFSR_WIDTH-1: 0] Q_next; immer @ (posedge clk oder negedge rst_n) beginnen if (~ rst_n) Q

 

[OutputLogic]

Sie können ein Online-Tool, Verilog-Code für LFSR generiert verwenden: [url = http://OutputLogic.com] OutputLogic.com [/url] Hoffe, dass [/url] hilft