verilog: bedingte Anweisung ASSIGN

[ashishnetam]

Hallo, Kann ich ASSIGN-Anweisung in verilog nach einem aktiven Variable? Zum Beispiel nehme ich zuweisen möchten Anweisung verwenden, wenn aktiv (keine reg) ist aktiviert (dh high-aktiv). zuweisen xyz = abc if (aktiv) andere weise derzeit diese Aussage überhaupt auszuführen. Ist es möglich, in Verilog zu tun? Vielen Dank im Voraus Ashish

 

[FvM]

Ich denke, der klarste Weg ist, um eine if-Anweisung in eine kombinatorische immer Block verwenden. Es schließt eine asynchrone Riegel.

 always @ (aktiv, abc) beginnen if (aktiv) xyz