Unterschied zwischen reg und Draht

A

ASIC_intl

Guest
Was sind die Unterschiede betwwen Netz (zB Draht) und registrieren Sie sich in Verilog.Ich weiß, dass der Wert Register gespeichert werden können, bis es sei denn, oder einen anderen Wert ersetzt sie.Aber net hat auch dieselbe Eigenschaft.

Ist der folgenden Syntax in einem akzeptablen Verilog-Modul?

Draht ein;

ersten
beginnen
a = 1'b0;
Ende

 
ASIC_intl schrieb:

Was sind die Unterschiede betwwen Netz (zB Draht) und registrieren Sie sich in Verilog.
Ich weiß, dass der Wert Register gespeichert werden können, bis es sei denn, oder einen anderen Wert ersetzt sie.
Aber net hat auch dieselbe Eigenschaft.Ist der folgenden Syntax in einem akzeptablen Verilog-Modul?Draht ein;ersten

beginnen

a = 1'b0;

Ende
 
Also wir würden besser zu wissen, die Grundidee der reg und Draht!

 
Der Unterschied zwischen reg und Draht immer noch nicht beantwortet.Es bleibt die Frage!

 
Wenn der Simulator brauchen Speicher zu bewerten, den Wert ein registe verwendet wird.Es ist offensichtlich, wenn Sie Probe relativ zur Uhr.Aber kombinatorischen Logik eines Prozesses müssen immer als Prozess-als auch deklariert werden.

Netze, welche Module in Verbindung zu verwenden Draht Erklärung an.Gleiches gilt für die kombinatorische, die zugeordnet sind Werte, die vom Wert zuweisen.

Viele Verilog / VHDL ...Beispiele auf
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Hallo pini_1

Aber Netze können auch Werte wie reg speichern können.

Wir können declasre folgende Erklärung ab:

Draht a_name = 1'b0.

So Draht hier speichert den Wert Null Logik.

Wieder im Code der mux in Verilog auf Behavioral erklären wir die Ausgabe als reg.Aber in einem mux gibt es keine Notwendigkeit, die Ausgabe an den Wert zu speichern.Der Datenfluss Beschreibung eines Mux aus dem gleichen Grund müssen nicht die Ausgabe als reg erklären.

 
Reg. kann als eine sequentielle Element verwendet werden.Aber Draht kann nicht sein.
Reg. können von einem intial gefahren werden immer blockieren.

ASIC_intl schrieb:

Hallo pini_1Aber Netze können auch Werte wie reg speichern können.Wir können declasre folgende Erklärung ab:Draht a_name = 1'b0.So Draht hier speichert den Wert Null Logik.Wieder im Code der mux in Verilog auf Behavioral erklären wir die Ausgabe als reg.
Aber in einem mux gibt es keine Notwendigkeit, die Ausgabe an den Wert zu speichern.
Der Datenfluss Beschreibung eines Mux aus dem gleichen Grund müssen nicht die Ausgabe als reg erklären.
 
ASIC_intl schrieb:

Hallo pini_1Aber Netze können auch Werte wie reg speichern können.Wir können declasre folgende Erklärung ab:Draht a_name = 1'b0.So Draht hier speichert den Wert Null Logik.Wieder im Code der mux in Verilog auf Behavioral erklären wir die Ausgabe als reg.
Aber in einem mux gibt es keine Notwendigkeit, die Ausgabe an den Wert zu speichern.
Der Datenfluss Beschreibung eines Mux aus dem gleichen Grund müssen nicht die Ausgabe als reg erklären.
 
HALLO tkkg3000

Angenommen, Sie schrieb ein mux innerhalb eines immer Block und verwendet ein reg Variable als der Ausgang, da immer blockiert werden nur registriert, für die Verfahrensrechte Zuordnung zu ermöglichen.

Zweitens: Sie mux in Datenfluss mit schrieb zuordnen Aussagen in Verilog.Als Ergebnis müssen Sie nicht auf die Ausgabe als reg erklären.Die Ausgabe wird dann Draht.

Don't u glauben, dass die Merkmale der Ergebnisse in den beiden oben genannten Fällen, weil im ersten Fall verschieden sind die Ausgabe ist ein reg und im zweiten Fall die Ausgabe ist ein Draht.

Auch einige Dokumente deutlich schreiben, dass Kabel nicht Wert zu speichern kann der Erwägung, dass reg kann.Aber wir haben gesehen, dass hier auch Drähte Wert speichern kann.

 
Ich Sie zielen auf RTL, sollten Sie das Problem als eine Frage der Hardware-Struktur zu analysieren und nicht als eine Frage der Verilog-Syntax, um meine Meinung.

with most PLD).

Sie können ein Signal in einem Uhrengeschäft Synchron-Flip-Flop oder in einem asynchronen Riegel (die eigentlich als Schleife
mit kombinatorischer Logik
realisiert wird am PLD).In den meisten Designs, Flip-Flops sind der richtige Lagerung-Methode, versicherte definierten Zeitpunkt und vorhersehbare Verhalten.Asynchronous Riegel Ausstellung sind Warnungen mit den meisten Synthese-Tools, werden sie als unbeabsichtigte Design Artefakte vermutet.Sie sind notwendig, Design-Elemente in einigen Fällen trotzdem.Z. B. die Adresse Verriegelung an einem Multiplex-AD-Bus ist für optimales Timing-Marge asynchron sein.

 
Hier ist ein weiterer Unterschied zwischen Draht und reg aus der Simulation Sicht kommen.

Der Wert der Draht (0on RHS) wird für jede Simulation bewertet Delta / Veränderung in der Simulation Zeit, wo die reg wird nur ausgewertet, wenn es Änderungen in allen der das Signal in die Empfindlichkeit Liste.Deshalb ist, obwohl die Combo mit Logik umgesetzt zuweisen / Verfahren blockiert ist funktional gleiche, aber hat die vorstehend genannte Differenz.Auch, weil der oben genannten Verhalten, das wir sagen, dass reg müssen den Wert es hat, zu lagern, bis es eine jede Veränderung in der sensitivtiy Liste.

ASIC_intl,
Hoffe, dass die oben genannten Erläuterungen würde Ihre Frage beantwortet zu haben.Lassen Sie mich wissen, für Klarstellungen.

Grüße,
Ramamohan

 
Diese Unterscheidung ist schwierig für Anfänger zu begreifen, aber es ist für die Unterscheidung zwischen Computerprogrammen und Hardware-Modellen wichtig.Aber kurz gesagt, ein reg sich um eine Programmiersprache Wert.Sobald ein Wert in eine reg, die nur in Verfahren auftreten können, Verilog-Konstrukte zugeordnet ist, wird der Wert, bis eine andere verfahrensrechtliche Zuordnung beibehalten wird.Ein Draht entspricht einer Schaltung Draht.Es hat deklarative Konstrukte wie Tore und kontinuierliche Einsätze fahren und es hat jede Menge, die Beiträge zu anderen deklarativen Verilog-Konstrukte sind.Wenn ein Draht hat mehr als ein Fahrer, wenn ein Fahrerwechsel Wert, sind alle Fahrer ausgewertet, um die Gewinner zu bestimmen Wert (0 stärkste Komponente und 1-Komponenten-Stärken).Bei allen Fahr-Wert von einem Draht entfernt werden (so genannte tristating), kehrt der Wert einen Draht zu den hochohmigen (z)-Wert, dh der Wert nicht mehr bestehen.Reg. und Draht sind manchmal in einen Topf geworfen und rief Netze.Regs kann nur prozedural Aufgaben zugewiesen werden.Eine verfahrensrechtliche Zuordnung kann nur im ersten oder immer zu Stauungen, in Aufgaben oder Funktionen.Auch, Drähte scalared sind (es sei denn Erklärung verhindert scalaring), so dass jedes Bit Veränderungen und soll getrennt.Regs sind immer vectored, so dass eine Änderung ein Bit ist die gleiche wie die Änderung der gesamten reg und Veranstaltungen sind immer für eine ganze reg geplant.Hinzugefügt nach 1 Minute:Diese Unterscheidung ist schwierig für Anfänger zu begreifen, aber es ist für die Unterscheidung zwischen Computerprogrammen und Hardware-Modellen wichtig.Aber kurz gesagt, ein reg sich um eine Programmiersprache Wert.Sobald ein Wert in eine reg, die nur in Verfahren auftreten können, Verilog-Konstrukte zugeordnet ist, wird der Wert, bis eine andere verfahrensrechtliche Zuordnung beibehalten wird.Ein Draht entspricht einer Schaltung Draht.Es hat deklarative Konstrukte wie Tore und kontinuierliche Einsätze fahren und es hat jede Menge, die Beiträge zu anderen deklarativen Verilog-Konstrukte sind.Wenn ein Draht hat mehr als ein Fahrer, wenn ein Fahrerwechsel Wert, sind alle Fahrer ausgewertet, um die Gewinner zu bestimmen Wert (0 stärkste Komponente und 1-Komponenten-Stärken).Bei allen Fahr-Wert von einem Draht entfernt werden (so genannte tristating), kehrt der Wert einen Draht zu den hochohmigen (z)-Wert, dh der Wert nicht mehr bestehen.Reg. und Draht sind manchmal in einen Topf geworfen und rief Netze.Regs kann nur prozedural Aufgaben zugewiesen werden.Eine verfahrensrechtliche Zuordnung kann nur im ersten oder immer zu Stauungen, in Aufgaben oder Funktionen.Auch, Drähte scalared sind (es sei denn Erklärung verhindert scalaring), so dass jedes Bit Veränderungen und soll getrennt.Regs sind immer vectored, so dass eine Änderung ein Bit ist die gleiche wie die Änderung der gesamten reg und Veranstaltungen sind immer für eine ganze reg geplant.

 
Hallo vipulsinha

U haben geschrieben, dass

"Sobald ein Wert wird in einen reg, die nur in Verfahren auftreten können, Verilog-Konstrukte zugeordnet ist, wird sein Wert, bis eine andere verfahrensrechtliche Zuordnung beibehalten wird."

Aber wenn ein Wert zu einem Draht ihren Wert beibehalten, bis eine andere Zuordnung vorgenommen wird zugewiesen.Also in diesem Bereich den Draht hat noch keine Differenz mit einem reg.

Ist es nicht?

 
Hallo,

In einem einfachen Worten,

Draht => real physischen Draht-Technik (Ständig aktuelle)

reg => es wird in der Lage, einen Wert zu halten.
(ein Signal zugewiesen werden Werte in bestimmten Strecke Bedingung)

That's it.
Hope it helps.

 
Netze stellen Verbindungen zwischen Hardware-Elemente.Der Standardwert für ein Netz ist z. Netze nutzen Sie die Ausgangsgröße der Fahrer.Wird ein Netz keine Treiber hat, bekommt er den Wert z.

Register stellen Datenspeicherung Elemente.Register Wert behalten, bis ein anderer Wert auf sie gelegt wird.

 
Hallo sareene und no_mad

Bitte beachten Sie:

Die Netze können auch Werte wie reg speichern können.

Wir können declasre folgende Erklärung ab:

Draht a_name = 1'b0.

So Draht hier speichert den Wert Null Logik.Dieser Draht wieder in ähnlicher Weise zugeordnet werden können Logik hohen Wert zu halten.

Sie steht im Widerspruch sowohl mit Ihrer Bemerkung, dass stillschweigend net können keine Wert.

 
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