Timing Constraints

[sameem_shabbir]

Ich habe Uhrenoszillators von 100MHz auf meinem FPGA-Board.

Ich habe zeitlichen Zwänge Uhr angegeben (Max freq 100MHz) in meinem UCF-Datei

Hower Synthese gibt die maximale Frequenz von 54MHz im Synthesebericht

Und ich bekomme die Warnung aus, wenn Umsetzung Design ausgeführt wird,

Ein oder mehrere timimg Einschränkungen sind nicht erfülltWie soll ich machen ISE durch diese Beschränkungen einhalten.

Oder ist es so, dass die Max-Faktor gegeben in Synthesebericht doesnot Angelegenheit.

 

[k_vlsi]

Auch wenn Sie eine Einschränkung von 100 MHz gegeben haben, ist Ihr Design wahrscheinlich nicht in der Lage, auf mehr als 54 MHz arbeiten.
Ich bin mir nicht sicher über die Einstellungen im ISE Timing-Optimierung zu tun.
Wenn Sie das Design derzeit durchgeführt, um sicher auf dem FPGA arbeiten wollen, müssen Sie die Verwendung eines PLL oder DCM, um die Oszillatorfrequenz über 50MHz zu bringen und dann verwenden, um Ihr Design Uhr.

 

[banjo]

Es gibt mehrere Einstellungen, ISE, wo Sie sich die Mühe Ebene im Design ändern können.Damit wird das FPGA Buildzeiten viel länger, aber es gibt sie eine bessere Chance auf Ihre Timing-Anforderungen, da sie die Werkzeuge, um Ursachen schwerer zu versuchen.Wenn das nicht funktioniert, dann müssen Sie die Signale, die nicht Timing und entweder neu machen sind, schreiben die Logik, schneller zu sein, oder entspannen Sie sich die Timing-Vorgaben auf die Netze zu überprüfen.
Wie machen Sie die Logik schneller?Der primäre Weg ist, fügen Sie Pipelining Stufen.Diese sind Flip-Flops, dass große Teile der kombinatorischen Bruch in kleinere Stücke, die den Ort und die Strecke mit weniger Vorschlags verzögern.
Warum sollten Sie sich entspannen Timing-Vorgaben?Da einige Signale nicht ändern wird auf jedem 100MHZ Taktflanke.Wenn ein Signal aus einer externen Quelle, die Updates nur alle drei oder vier Uhren 100MHZ, dann kann das Signal nicht durch das FPGA zu propagieren schneller als die.Die ISE-Tool keine Möglichkeit hat, zu wissen, die Geschwindigkeit der externen Signalen und übernimmt deshalb die 100MHZ schlimmsten Fall.Wie Sie sagen, ISE dabei ist, indem sie spezifische entspannt zeitlichen Randbedingungen auf diese Signale.

 

[cherjier]

überprüfe ich immer mein Timing Synthese-Bericht, wenn ur Timing ist in der Nähe des Ziel-Frequenz, als die PAR Lage könnte, diese zu optimieren, aber nicht empfohlen.wenn der Zeitpunkt ausgeschaltet ist mit eine große Lücke, die meiste Zeit der PAR wird nicht Ihren Zeitplan zu erfüllen.

Sie können auch analysieren Ihre STA Bericht für den kritischen Pfad suchen, Neugestaltung der Pfad oder brechen Sie den Pfad, indem Sie registrieren dazwischen.manchmal Lösung 1 kritischen Pfad kann Ihr Timing ein Los zu verbessern.

nur meine Erfahrung ....Frieden

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[raka200]

Hallo,
100MHz ist durchaus eine niedrige Frequenz für virtex2 pro, sollten Sie überprüfen, wie Sie sich Ihr Code geschrieben.
Sie sollten großen asynchronen Berechnung zwischen dem Verzeichnis Verriegelung zu vermeiden, verwenden Prozess statt ...
Sie sollten auch Flop mehrmals Ihre Hochfrequenz-Signale, wird es einfach die PAR-job ...

Viel Glück