Synthesising Problem mit Leonardo

[Salamander]

Hallo,
Ich bin ein Student und entwickelte eine ganz einfache serielle Schnittstelle mit Verilog.

Nun möchte ich, um den Code zu synthetisieren, um sie in einem FPGA-Flash, aber ich nicht die ganze Zeit mit der Fehlermeldung: "ein gnd Netz von primitiven Tor (s angetrieben)", obwohl es funktioniert ziemlich gut im Simulator (Modelsim) .
Maybe you can help me, um den Fehler zu finden (ich wirklich versucht, eine lange Zeit)

Meine Arbeit finden Sie hier: http://doorbreak.etowns.net/icd2/verilog.zip

vielen Dank für Ihre Hilfe und vielleicht können Sie mir auch sagen, was ich tun konnte, einen besseren Weg

Salamander

 

[Khorram]

In Zeile 60 der vdirect_transceiver.v sollten, weisen Sie "0" bis zum "next_bit_counter" nicht "bit_counter".Ich denke, die "byte_to_transceiver"-Eingang ist nie genutzt, so dass die Synthese-Tool verbindet es mit dem GND.

Grüße,
KH