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Salamander
Guest
Hallo,
Ich bin ein Student und entwickelte eine ganz einfache serielle Schnittstelle mit Verilog.
Nun möchte ich, um den Code zu synthetisieren, um sie in einem FPGA-Flash, aber ich nicht die ganze Zeit mit der Fehlermeldung: "ein gnd Netz von primitiven Tor (s angetrieben)", obwohl es funktioniert ziemlich gut im Simulator (Modelsim) .
Maybe you can help me, um den Fehler zu finden (ich wirklich versucht, eine lange Zeit)
Meine Arbeit finden Sie hier: http://doorbreak.etowns.net/icd2/verilog.zip
vielen Dank für Ihre Hilfe und vielleicht können Sie mir auch sagen, was ich tun konnte, einen besseren Weg
Salamander
Ich bin ein Student und entwickelte eine ganz einfache serielle Schnittstelle mit Verilog.
Nun möchte ich, um den Code zu synthetisieren, um sie in einem FPGA-Flash, aber ich nicht die ganze Zeit mit der Fehlermeldung: "ein gnd Netz von primitiven Tor (s angetrieben)", obwohl es funktioniert ziemlich gut im Simulator (Modelsim) .
Maybe you can help me, um den Fehler zu finden (ich wirklich versucht, eine lange Zeit)
Meine Arbeit finden Sie hier: http://doorbreak.etowns.net/icd2/verilog.zip
vielen Dank für Ihre Hilfe und vielleicht können Sie mir auch sagen, was ich tun konnte, einen besseren Weg
Salamander