Synopsys DC-Bibliothek Frage

[sampham04]

Hallo, In Synopsys DC Ich habe versucht, die Analyse und Erarbeitung von zwei Dateien habe ich wie folgt aus: analyze-f verilog lib/GSCLib_3.0.v analyze-f verilog src-Trojan-free/uart_scan.v aufwendigen uart aber ich bekomme die folgenden Warnhinweise: Informationen: Building Design "udp_mux2". (HDL-193) Warnung: Cannot find das Design "udp_mux2" in der Bibliothek "Arbeit". (LBR-1) Information: Gebäude der Gestaltung "udp_dff". (HDL-193) Warnung: Cannot find das Design "udp_dff" in der Bibliothek "Arbeit". (LBR-1) Warning: Design 'uart' hat '3 'nicht aufgelöste Verweise. Für weitere Informationen, verwenden Sie den "link"-Befehl. (UID-341) Ich weiß, dass udp_mux2 und udp_dff Primitiven in lib/GSCLib_3.0.v sind so verstehe ich nicht, warum sie nicht gefunden werden kann. Sollte ich die Analyse der Datei anders? Oder ist dies eine Warnung, dass ich einfach ignorieren? Vielen Dank!

 

[kornukhin]

Bibliothek Primitiven (AND, OR, NOT, DFF ...) sollten in Liberty (. Lib) Format vorliegen. Ich denke, man braucht: - Set GSCLib_3.0.lib als link_library - nicht analysieren GSCLib_3.0.v

 

[sampham04]

Der Grund habe ich die GSCLib_3.0.v Datei zu analysieren ist, weil die uart_scan.v-Datei, die ich in Cadence synthetisiert. Alle die Bibliothek Primitiven, Cadence verwendet in der GSCLib_3.0.v Datei. Mit Hilfe dieser Datei die normale (und, oder, nicht, dff ...) Primitiven, der in der uart_scan.v Datei verwendet werden, können mit Ausnahme der udp ist, dass ich bereits erwähnt gefunden werden.

 

[kornukhin]

RTL Compiler (von Cadence) auch braucht. Lib-Datei zu synthetisieren.

 

[sampham04]

Richtig, ich glaube, wer synthetisiert die Schaltung in Cadence verwendet die. Lib-Datei, aber ich bin jetzt versuchen, diese Cadence synthetisiert Code mit den Synopsys-Tools habe ich verwendet, weil ich nicht mit Cadence bin. Die Person, sofern die Bibliothek in Verilog-Code, so dass die Definitionen der Module, die Cadence verwendet verfügbar sind. Ich bin nur mit Mühe, die benutzerdefinierte Primitive in die Bibliothek, die die Design-Compiler ist auf der Suche. Es gibt Definitionen von Modulen, die alle AND und OR verwendet zu definieren, und durch die Analyse der lib/GSCLib_3.0.v Datei diese Definitionen können in der uart_scan.v Datei in der Design-Compiler verwendet werden. Aus irgendeinem Grund, im Gegensatz zu den Modulen in GSCLib_3.0.v, werden die Benutzer definiert Primitiven nicht als Entwürfe in die Bibliothek aufgenommen, so dass sie finden, während der Ausarbeitung uart_scan.v werden.

 

[kornukhin]

Ich verstehe Ihr Problem, aber DC braucht zeitlichen und funktionellen Informationen aus. Lib. Selbst wenn Sie irgendwie udp_mux2/udp_dff verilog Quellcode können Sie nicht synthetisieren Ihr Modul oder machen Timing-Analyse oder Power-Analyse mit DC. Verilog-Dateien enthält nicht alle notwendigen Informationen. Versuchen Sie GSCLib.lib in Cadence Installationsverzeichnis.

 

[wsong0210]

sicherstellen, dass Ihre Suchpfaden * hier * bedeutet, dass alle Design-Bibliotheken, die Sie analysiert haben.

 

[sampham04]

Also, wenn ich finde, dass. Lib-Datei mit der Zeit und Power-Analyse Informationen dann habe ich nur gehört, dass in der Bibliothek und es wird funktionieren? Würde ich einfach zu analysieren, um es in der Bibliothek enthalten oder muss ich einen anderen Befehl zu verwenden? Ich habe eine. Sdf-Datei, die Timing-Informationen hat, aber ich denke, dass die link_library dauert nur. Db-Dateien.

 

[kornukhin]

. So erstellen Sie db-Datei benötigen Sie: 1. Open DC 2. read_lib gsclib.lib 3. write_lib gsclib-o gsclib.db Um es zu verwenden gesetzt target_library gsclib.db gesetzt link_library {*} gsclib.db