Speicher Modellierung in RTL mit Verilog - Hilfe benötigt

[rockskuller]

Ich muss Befehls-und Daten-Speicher-Module zu synthetisieren. Wie kann es in RTL modelliert werden mit Verilog. In der Tat für Verhaltenstherapie Speicher Modellierung verwende ich reg [wordsize: 0] array_name [0: ArraySize]

 

[pini_1]

Hallo Das ist das, was ich für System-C habe Wenn es hilft .... # Das Folgende ist ein Modell für die Dual-Port-RAM. # Die Lese erfolgt asynchron und das Schreiben wird synchron. # A Prüfstand mit einem Generator ist ebenfalls enthalten. .... http://bknpk.no-ip.biz/SCdpram/SCdpram.html

 

[rockskuller]

Thanks a lot!

 

[rsqf]

Hallo, können Sie einige Tools, um den Speicher-Modellierung zu erstellen. einschließlich aller dem Format

 

[pini_1]

Hat diese Tools generieren Speicher-Modell für System C.

 

[rockskuller]

@ rsqf Kannst du schweigen von denen, Werkzeuge Namen?

 

[rsqf]

[Quote = rockskuller] @ rsqf Kannst du schweigen von denen, Werkzeuge Namen? [/Quote] wie Artisan Speicher-Compiler, Xilinx mempry Compiler.