In einem SOC-Synthese, wenn festgestellt wird, dass einige Wege zeigen Timing-Verletzung, was sollen wir für diese Pfade dann tun? Was sind die relavant Design-Compiler-Befehle.
Just an dem kritischen Pfad, es ist die Berichterstattung und analysieren, warum es andernfalls wird. Es kann mehrere Gründe für ihr Scheitern werden. Wenn es ein Setup-Verletzung ist, könnte die Zahl der Ebenen der Combo-Logik höher sein in Ihrem kritischen Pfad. Es könnte falsch sein einschränkende dh einige Male mutli-Radweg nicht eingeschränkt wird und es ist für einen einzigen Taktzyklus analysiert, zeigt es Fehler. Es könnte Clock Skew Fragen werden in Ihrem Clock-Tree sowie für die Timing-Verletzungen. Dies ist nur ein Einblick in die große Liste, und es gibt verschiedene Techniken, um die Zeitmessung viloations überwinden. I dont haben jedes Dokument beschreibt alle Techniken. Bevor wir uns an die Befehle in Design Compiler, Liste auf, was Sie zu Ihrem Design machen wollte. Sobald Sie sie haben, einfach posten Sie Ihre Anforderung hier.
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