So erzwingen eine VHDL-Block-I / O-Port in Verilog Test Taucher

[howardc]

Hallo alle, ich möchte eine Verilog-Test Taucher schreiben. Aber in meinem Design, gibt es eine VHDL-Block. Wenn alle Designs in Verilog kodiert sind, können wir Kraft ein Signal wie folgt: Kraft = top0.layer1.layer2.output1 1'b1; Aber wie, wenn layer2 ein VHDL-Block ist? Wenn jemand mit dieser vertraut, bitte helft mir, danke.

 

[nand_gates]

Wenn ur Hilfe ncsim dann gibt es einen Weg suchen $ nc_mirror. Es ist immer schmerzlich, VHDL-und Verilog koexistieren in ur Umwelt haben!

 

[aji_vlsi]

Hallo,

In der Regel ist dies ein entmutigt Stil, Gewalt anzuwenden, um die verifiction erledigen, ausgenommen in einigen speziellen Fällen.

Aber wie tun, wenn layer2 ein VHDL-Block? Wenn jemand mit dieser vertraut, bitte helft mir, danke.

Hängt von der Simulator die Sie verwenden, Werkzeuge eine Möglichkeit bieten. NC: NC_MIRROR VCS: HDL_XMR MTI: Signal SPY Aldec: Signal-Agent (oder etwas ähnliches). Wir schrieben einen Wrapper lange zurück zu halten TB Code Werkzeug unabhängig, sondern nur für die "Sonde" Teil, kann leicht erweitert werden, um Kraft, wenn nötig, siehe: www.noveldv.com / eda / probe.tgz HTH Ajeetha, CVC www.noveldv.com

 

[howardc]

hallo nand_gates und aji_vlsi, vielen Dank für Ihre Antwort.

www.noveldv.com / eda / probe.tgz [/url] HTH Ajeetha, CVC www.noveldv.com

hallo aji_vlsi, ich kann nicht auf www.noveldv.com / eda / probe.tgz . Wenn ich die Simulation sowohl im NC & VCS laufen lassen wollen, soll ich verwenden "Signal SPY"? Können Sie mir ein einfaches Beispiel. für top.layer1.lasyer2.layer3.signal Modul top/layer1/layer2 sind in Verilog-Codierung. nur layer3 ist in VHDL. Thanks a lot.

 

[aji_vlsi]

Bitte helfen Sie sich selbst - ihre jeweiligen DOC lesen und sie sogar fertige Schiff Beispiele in ihrer Installation Bereich. Ajeetha, www.noveldv.com CVC