sdf Annotation Simulation Frage

[elvishbow_zhl]

HALLO, alle nach meiner Synthese, gibt es keine Timing-Verletzungen in der Gestaltung. Dann bekomme ich SDF-Datei und verwenden sdf_annotate () in Netzliste Simulation mit ncverilog. Wenn das Design hat keine sdf Back-Annotation, die Simulation korrekt ist anders, wenn ich sdf_annotate mit SDF-Datei hinzufügen, ist das Ergebnis falsch. Was soll ich tun das nächste Mal? Dank ......

 

[rol73]

Ihre SDF-Datei stammt aus einer Post-Layout-parasitäre Extraktion? Es ist nicht zu seltsam, etwas Verletzung im letzten Post-Layout-Simulation zu finden: die einzig mögliche Tipp ist, machen mehr robust wie möglich Ihre sinthesys Prozess! Verwenden Sie immer schlimmer als Timing-Vorgaben benötigt werden: so wird Ihr desing robuster sein!

 

[AlexWan]

In Ihren Pre-Simulation, wenn Sie die SDF-Datei mit Anmerkungen zu versehen, nicht das Ergebnis nicht Ihren RTL-Simulation. Ihr können Ihre Script-Datei zur Synthese zu überprüfen. Vielleicht ist Ihr Design nicht erfüllen kann Ihr Zyklus Anforderung.

 

[lailiya]

Vergleichen Sie Ihre Kurven vor und nach dem SDF-Annotation, mehr Aufmerksamkeit schenken, auf die Gestaltung inition. vielleicht Reset-Signal hat ein Problem.

 

[always@smart]

[Quote = lailiya] Vergleichen Sie Ihre Kurven vor und nach dem SDF-Annotation, mehr Aufmerksamkeit schenken, auf die Gestaltung inition. vielleicht Reset-Signal hat ein Problem. [/quote] --------------------------------------- ------------------------------------ ich mit lailiya zustimmen, manchmal ist das Problem aus der asynchronen Reset. wenn das Timing-Problem ganz am Anfang der Simulation geschehen, ändern Sie den Reset-Timing, wahrscheinlich wird es funktionieren. - Immer @ smart

 

[sandusty]

Bevor Sie Ihr Entwurf fertig ist, müssen Sie den Gate-Level-Simulation mit dem Post-Layout sdf passieren. Natürlich kann Ihnen helfen, PT Beschleunigung des Timing-Verifikation. Sie haben eventuell keine Zeit für die Re-Synthese all Ihre Design wieder. Sie sollten versuchen, die In-Place-Optimierung, eco, Puffer-Sizing, Puffer Einlegen, ... zuerst.

 

[eexuke]

Vielleicht ist das Synthese-Tool und das Simulationstool anderen Algorithmus zu verwenden, um zu berechnen timing.So hat man Verletzung, die anderen nicht

 

[gerade]

[Quote = elvishbow_zhl] HALLO, alle nach meiner Synthese, gibt es keine Timing-Verletzungen in der Gestaltung. Dann bekomme ich SDF-Datei und verwenden sdf_annotate () in Netzliste Simulation mit ncverilog. Wenn das Design hat keine sdf Back-Annotation, die Simulation korrekt ist anders, wenn ich sdf_annotate mit SDF-Datei hinzufügen, ist das Ergebnis falsch. Was soll ich tun das nächste Mal? Dank ...... [/quote] hast du das getan STA? Timing-Kontrolle gibt es mehr Details und ich dachte, wenn man nicht beenden Layout, Back-Annotation-Simulation nicht notwendig erscheint.

 

[realtek]

Was meinst du damit "das Ergebnis falsch ist" Wo euer sdf her?? Wenn Ihr sdf von der Vor-SIM (run DC) kommen dann die SDF ist so, was Sie möchten, benötigen Sie bekam einen Post-Layout-sdf wenn es sich um Post-Layout-SDF und was du meinst Simulation Pattern überprüfen wird Fehler einfach Verfolgen Sie die Wellenform (Gate-Ebene Spur, recommand Verwendung Debussy), sollten Sie in der Lage, timeing Verletzungen in Wellenform finden herauszufinden, warum dies geschehen, zu modifizieren oder RTL .....

 

[qjlsy]

Normalerweise ist die Eingänge (Netzliste & SDF-Datei) des Post-Simulation von Backend-Layout Ergebnis. Im Backend-Layout, werden Clock-Tree-und Scan-Logik eingefügt werden. Das Layout von sdf Ergebnis korrekt ist. Wenn verwenden Sie einfach Ausgang von DC, als erster synthsys wird geschätzt (Wireload nehmen zum Beispiel), ist viele Informationen nicht korrekt. In dieser Situation, auch Sie das Timing Bericht DC & PT Timing Bericht vergleichen, werden sie auch nicht komplett übereinstimmen.