Schutz von VHDL und / oder AHDL Codes

[sir-yuri]

Kann ich einige Anweisungen oder die Möglichkeit, spezifische FPGA (CPLD)-Gerät in meinem Projekt zu definieren. Mein Kunde ist gegeben "edif 'oder' TDO 'Dateien für die weitere sinthesis. Ich will ihn nicht an ein anderes Gerät außer angegebenen eins für Zusammenstellung zu implementieren. Wie kann ich mein Design schützen lassen? 8O

 

[speedoak]

Ich donot wissen, aber ich habe eine Idee, ich erinnere mich, dass Xilinx FPGA kann seine JTAG-Logik aus internen Logik zugreifen, wenn Sie das tun können, können Sie den speziellen JTAG-ID des FPGA-Zugang, gibt es, welche Art von Teil es ist. so können Sie Lock it! nur meine Gedanken, hoffe, Sie können es sich

 

[speedoak]

Ich bin nicht sehr sicher, wenn Sie JTAG-Logik von innen zugreifen können, überprüfen Sie es selber. wenn es gut ist, lassen Sie mich wissen, vielleicht werde ich es das nächste Mal