I
iamxo
Guest
Ich entwarf ein Muster / input halten Verstärker für 14bit 100MS / s ADC.In typischen Simulation, Sample / Hold-Verstärker zeigt die gute Leistung, die hat 95dB SFDR.Doch langsam Ecke (mos langsam, langsam Kappe, 120deg temp), der Sample / Hold-Verstärker zeigt in Bad FFT Ergebnisse mit 80dB SFDR.
Ich überprüfte jeden Teil meiner Schaltung, und fand den Operationsverstärker ist die Ursache der niedrigen SFDR bei langsamen Kurve.In typischen Zustand, mein OPAMP Schleife geschlossen GBW-900Mhz, aber langsame Kurve, closed-loop GBW ist die 745Mhz. Also, wenn ich will Simulation Design eine Sample / Hold-Verstärker, in denen hat 90dB SFDR, ich entwerfe eine Schaltung gewährleistet, dass 90dB SFDR an allen Ecken?
btw, ich benutze TSMC um 0,18 Prozess, es hat so große Variation Ecke, die Ecke führt zu 15dB Unterschied zu .. ss tt Ecke
Wer gibt mir ein paar Ratschläge, um die Leistung Design der Probe / Hold-Schaltung gut zu gewährleisten.
Ich überprüfte jeden Teil meiner Schaltung, und fand den Operationsverstärker ist die Ursache der niedrigen SFDR bei langsamen Kurve.In typischen Zustand, mein OPAMP Schleife geschlossen GBW-900Mhz, aber langsame Kurve, closed-loop GBW ist die 745Mhz. Also, wenn ich will Simulation Design eine Sample / Hold-Verstärker, in denen hat 90dB SFDR, ich entwerfe eine Schaltung gewährleistet, dass 90dB SFDR an allen Ecken?
btw, ich benutze TSMC um 0,18 Prozess, es hat so große Variation Ecke, die Ecke führt zu 15dB Unterschied zu .. ss tt Ecke
Wer gibt mir ein paar Ratschläge, um die Leistung Design der Probe / Hold-Schaltung gut zu gewährleisten.