Readback Verification-und Capture-Virtex II

[voho]

Hallo alle Configuration ist der Prozess des Ladens ein Design-Bitstream in das FPGA interne Konfiguration Speicher. Readback ist der Prozess des Lesens, dass die Daten. Wenn jemand kann mir helfen, wenn immer dabei hat dies: Die CAPTURE_VIRTEX Komponente in das FPGA-Design zur Steuerung, wenn die logischen Zustände aller Register in Konfigurationsspeicher erfasst werden. Der CLK Pin kann drivenby keine Taktquelle, dass Capture an die sich ändernden logischen Zustände der Register würden zu synchronisieren. Vielen Dank Bezug

 

[voho]

Hallo alle Configuration ist der Prozess des Ladens ein Design-Bitstream in das FPGA interne Konfiguration Speicher. Readback ist der Prozess des Lesens, dass die Daten. Wenn jemand kann mir helfen, wenn immer dabei hat dies: Die CAPTURE_VIRTEX Komponente in das FPGA-Design zur Steuerung, wenn die logischen Zustände aller Register in Konfigurationsspeicher erfasst werden. Der CLK Pin kann drivenby keine Taktquelle, dass Capture an die sich ändernden logischen Zustände der Register würden zu synchronisieren. Vielen Dank Bezug